Post on 28-Jan-2016
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En nombre viene de las siglas de
“Random Access Memory” o Memoria de acceso aleatorio
•Características:–Son de lectura escritura –Son volátiles: Cuando se le quita la energía eléctrica que la alimenta los datos almacenados en la misma se pierden.–Sirven para Almacenamiento temporario
•Clasificación de las memorias Ram:–Memorias Ram Estáticas o SRAM–Memorias Ram Dinámicas o DRAM
Memorias RAM
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Memorias RAM estáticas
• Formadas por Flip Flops• Su construcción es más compleja• Son más caras
– El circuito para implementar un bit tiene más componentes
• Son más rápidas
– Por lo anterior se usan Fundamentalmente en la memoria Cache del computador
• Gastan más energía eléctrica– Cuanto más rápido es un dispositivo más
potencia eléctrica consume
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Circuitos Secuenciales: Flip Flop SR asincrónico
Q R
S
Flip Flop asincrónico S-R
Q
Q
R
Q
S
S
Q
R1 1
00
Las ordenes de set y reset en formasimultanea, (S = 1 y R = 1)
Generan una contradicción lógica
Q = Q = 0
Q
S
Q
R0 0
0
Q
S
Q
R1 0
1
Estado de reposo:S = 0 y R = 0
(No se da ni la orden setni la orden reset)
1 0
Damos la orden de set (S = 1)sin dar la de reset (R = 0)
Q
S
Q
R0 0
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Retorna al estado de reposo( las salidas mantienen
el estad anterior)
Q Q
R0 1
01
Damos la orden de reset (R = 1)sin dar la de set (S = 0)
Tabla característica
S R Q Q
0 0 NO Cambia0 1 0 11 0 1 01 1 prohibido
Estado no permitido
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Circuitos Secuenciales
Latch S-R o Flip Flop S-R asincrónico con entrada de habilitación
Tabla característica
0 00 11 01 1
Q
10
Q
01
H
1111
0 00
No Cambia
No Cambia
Estado Prohibido
0 00 11 01 1
S R
X X
Normal
Deshabilitado
R 1S 1
S
H
Q
R Q
Símbolo Circuito
S
R
H
S 1
R
1
Q
Q
<
S=0 / 1
R=0 / 0
H=1 / 1
S 1=0 / 1
R 1=0 / 0
Q = 1 / 0
Q = 0 / 1
<
S=0 / 1
R=0 / 0
H=0 / 0
S 1=0 / 0
R 1=0 / 0
Q = 1 / 1
Q = 0 / 0
<
Latch deshabilitado
Latch habilitado
No Cambia
X significa "Cualquierestado, 1 o 0 "
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S
H
Q
R Q
S
H
Q
R Q
S
H
Q
R Q
Control para cambiar las salidad de todos los flip flops al mismo tiempo
1
0
0
1
0
1
0
1
1
0
0
0
0
0
1
1
0
Los Datos pueden ingresar al flip flop con diferentes velocidades
0
1
/
/
/
/
/
/1 0
0
1/
/
1
0
/
/
0
1
/
/
La habilitación simultaneade todos los flip flops hace que
los cambios se reflejenen las salidas al mismo
tiempo
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Circuitos SecuencialesLatch D o Flip Flop D asincrónico
( La D viene de Delay o retardo en ingles )
Tabla característica
Símbolo Circuito basadoen un Latch S-R
X significa "Cualquierestado, 1 o 0 "
D
H
Q
Q
S
H
Q
R Q
D
0 1
1 0
X X
Q
1
0
H
1
1
0 No Cambia
1
D
X
Normal
Deshabilitado
RS
0
S = D
R = D
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Latch o Flip Flop Asincrónico tipo D
D
H
Q
Q
H
D
Q
t
t
t
Flip Flop sincrónicotipo D
QD
CK Q
CK
D
Q
t
t
t
Flancoascendente
Símbolo del Flip Flopdisparado porflanco ascendente
H
t
D
H
Q
Q
CK
Circuito basadoen latch D
Circuitogenerador de
pulsos
QD
CK Q
Símbolo del Flip Flopdisparado porflanco descendente
Circuito interno para flanco ascendentebasado en latch tipo D
Diagrama temporal para flanco ascendente
Diagrama temporal
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Diagrama lógico de una memoria de 4 x 3 bits
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Organización de unMódulo de Memoria
de 256 Kbytes de RAM
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• Los datos correspondientes a cada bit se almacenan como carga eléctrica en pequeños capacitores integrados
• En los capacitores integrados la carga eléctrica se pierde con el tiempo aunque este alimentada– Por lo tanto estas memorias necesitan ser recargadas
periodicamente.– Necesitan circuitos de refresco
• Su construcción es simple• El circuito para implementar cada bit es más pequeño• Más baratas• Mas lentas
– Gastan menos energía eléctrica
• Conforman la mayor parte de la memoria principal
Memorias RAM dinámicas
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Estructura Interna de un DRAM
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Conexionado externo de una memoria DRAMy su comparación con la SRAM
La DRAM tiene menos líneas de dirección porque las multiplexa en direcciones de filas y
direcciones de columnas
DRAM de 4 MegaNibbles SRAM de 256 Kbytes
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Celda básica para un bit dememoria DRAM
"0"row
column
C
transistor MOS FET
"0" row
column
C
Esquema básico Circuito Equivalente
a otrasceldas
a otrasceldas
surepresentación
como llave
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Escritura de un “1” y un “0” en una celda básica de memoria DRAM
"1" row
column
C
"1"
+++ +++
- - - - - -
"1"row
column
C
"0"
+ +
- -
Escritura de un "1" Escritura de un "0"
El "1" en el terminal row cierra la llave habilitando la carga del capacitor por el terminal column
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Clasificación de las memorias DRAM
•DRAM asincrónicas•DRAM sincrónicas o SDRAM,(datos comandados con la ayuda de una señal de reloj•Variantes las DRAM Sincrónicas
–DDR SDRAM,(double data rate SDRAM)–DDR2 SDRAM(double data rate two SDRAM)–DDR3 SDRAM(double data rate three SDRAM)
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• En la SDRAM el acceso is sincronizado por una señal de reloj• Luego de que el CPU pone la dirección• En la DRAM asincrónica mientras ella busca datos, el CPU
debe esperar, (inserta ciclos de espera o wait states)• como la SDRAM mueve datos controlados por el reloj de
sistema el CPU conoce cuantos ciclos de reloj transcurriran hasta que los datos estén disponibles
• El CPU no espera, mientras tanto hace otro trabajo hasta que los datos de la memoria estén disponibles
• La SDRAM funciona en modo ráfaga permitiendo acceder aun bloque de datos a partir de una dirección determinada
Característas de las SDRAM en forma comparativa con las DRAM asincrónicas
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Temporización de una memoria SDRAM
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Funcionamiento de DRAM asincrónica frentea la SDRAM
Memoriarecibe la
la dirección
Ahora los datospueden ser accedidos
UCP
colocala dirección
en la memoria UCP debe esperar
el cpu accedea los datos
de la memoria
Memoria
recibe lala dirección
Espera hastaque los datosestén disponibles Ahora los datos
pueden ser accedidos
UCP
colocala dirección
en la memoria UCP hacer algún trabajo útil
el cpu accedea los datos
de la memoria
Señal dereloj
Espera hastaque los datosestén disponibles
en la DRAM asincrónica...
en la SDRAM...
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Memorias DDR SDRAM
Se transfieren datos en un soloflanco de reloj
Se transfieren datos en ambosflancos de reloj
flancoascendente
flancoascendente
flancodescendente
En las memorias SDRAM
período de laseñal T
período de laseñal T
En las memorias DDR SDRAM
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