Post on 07-Feb-2016
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Ing. Edgard Oporto
SISTEMAS DIGITALES I
SEMANA 05
SISTEMAS LOGICOS COMBINACIONALES
10 ENERO 2015
Módulo II
SISTEMAS LOGICOS COMBINACIONALES
ORIENTACIONES
- Estudiar el material de ayuda antes de la sesión respectiva.
- Escuchar atentamente la tutoría
- Para intervenir y hacer preguntas levantar la mano
- Ingresar con sus apellidos y nombres, no con seudónimo
- Desarrollar los ejercicios propuestos
CONTENIDOS TEMÁTICOS
SISTEMAS LÓGICOS COMBINACIONALES
- Multiplexores
- Demultiplexores
- Generadores y detectores de paridad
- Memorias ROM
- Dispositivos lógicos programables (PLDs)
MULTIPLEXORES
MULTIPLEXORES
MUXs
SELECTORES DE DATOS
Dispositivo MSI que permite seleccionar un canal de entrada y dirigirlo hacia una
salida.
Se muestra un MUX de 4 a 1.
Dispone de:
- 4 canales de entradas D0 D1 D2 D3
- 1 salida Y
- 2 entradas de selección S0 S1
S0 y S1 permiten seleccionar que entrada
pasará hacia la salida.
MULTIPLEXORES
MULTIPLEXORES
MUXs
SELECTORES DE DATOS
Dispositivo MSI que permite seleccionar un canal de entrada y dirigirlo hacia una
salida.
Se muestra un MUX de 4 a 1. Tabla de verdad
La entrada seleccionada aparece en la
salida.
MULTIPLEXORES
MULTIPLEXORES
Ejemplo
Determinar las salidas para las entrada de datos y selección mostradas.
MULTIPLEXORES
MULTIPLEXORES
Circuitos integrados
Doble 4 a 1
74LS153
74LS253
74LS352
74LS353
Cuádruple 2 a 1
74LS157
74LS158
74LS257
74LS258
8 a 1
74LS151
74LS251
MULTIPLEXORES
MULTIPLEXORES
74LS157 Cuádruple MUX 2 a 1
Dispone de una sola entrada de
selección común para los cuatro
MUXs.
Dispone de una entrada para
habilitar las salidas.
MULTIPLEXORES
MULTIPLEXORES
74LS151 MUX 8 a 1
MULTIPLEXORES
MULTIPLEXORES
Ejemplo
Usando 74LS151 y lógica adicional conseguir un MUX de 16 a 1MUX 8 a 1
MULTIPLEXORES
MULTIPLEXORES
Ejemplo
Diseñar un circuito que permita
visualizar dos datos de cuatro bits
cada uno sobre dos displays usando
un único decodificador de 7
segmentos.
MULTIPLEXORES
MULTIPLEXORES
Ejemplo
Los MUXs permiten implementar
funciones lógicas.
MULTIPLEXORES
MULTIPLEXORES
Ejemplo
Implementar la función mostrada
mediante un MUX 8 a 1.
MULTIPLEXORES
MULTIPLEXORES
Ejemplo
Implementar la función mostrada
mediante un MUX 8 a 1.
DEMULTIPLEXORES
DEMULTIPLEXORES
Realizan la función inversa del MUX.
Una única entrada es enviada a una
de varias salidas según se
seleccione.
DEMULTIPLEXORES
DEMULTIPLEXORES
Junto con los MUXs son muy
empleados en sistemas de
transmisión de datos digitales.
DEMULTIPLEXORES
DEMULTIPLEXORES
74HC154
Además de ser un decoder de 4 a 16,
también trabaja como DEMUX 1 a 16.
DEMULTIPLEXORES
DEMULTIPLEXORES
DEMUX 1 a 16 74HC154
Dispone de:
4 entradas para selección de salida
1 entrada de datos
16 salidas activas a nivel bajo
El dispositivo debe configurarse
como se muestra para que trabaje
como DEMUX y no como decoder.
DEMULTIPLEXORES
DEMULTIPLEXORES
DEMUX 1 a 16 74HC154
GENERADORES Y DETECTORES DE PARIDAD
Aplicación
Los generadores y detectores de paridad
son empleados en sistemas de
comunicaciones e informáticos para
control de errores de bits.
Los bits en un sistema pueden sufrir
alteraciones en su transmisión,
almacenamiento, etc.
Esta situación puede ser importante según
la aplicación.
De ahí la necesidad de incorporar técnicas
que permitan:
- Detectar bits erróneos
- Detectar y corregir bits erróneos
Los generadores y
detectores de paridad
son empleados en
sistemas digitales
para detectar errores
de bits.
GENERADORES Y DETECTORES DE PARIDAD
Paridad
Se refiere a la cantidad de bits 1s que
tiene un dato digital de N bits.
Existen tres tipos de paridad:
a) Paridad PAR
b) Paridad IMPAR
c) Paridad NULA
Los generadores y
detectores
La paridad es, en realidad, un bit adicional
que se agrega a cada dato que se
transmite.
GENERADORES Y DETECTORES DE PARIDAD
Paridad PAR
La paridad es, en realidad, un bit adicional
que se agrega a cada dato que se
transmite.
El bit de paridad PAR es tal que la cantidad de 1s resultante es PAR.
Dato Dato con
paridad
Bit de
paridad
PAR
Cantidad
de 1s
000 0000 0 0
001 0011 1 2
010 0101 1 2
011 0110 0 2
100 1001 1 2
101 1010 0 2
110 1100 0 2
111 1111 1 4
GENERADORES Y DETECTORES DE PARIDAD
Paridad PAR
Ejemplo
GENERADORES Y DETECTORES DE PARIDAD
Paridad IMPAR
La paridad es, en realidad, un bit adicional
que se agrega a cada dato que se
transmite.
El bit de paridad IMPAR es tal que la cantidad de 1s resultante es IMPAR.
Dato Dato con
paridad
Bit de
paridad
PAR
Cantidad
de 1s
000 0001 1 1
001 0010 0 1
010 0100 0 1
011 0111 1 3
100 1000 0 1
101 1011 1 3
110 1101 1 3
111 1110 0 3
GENERADORES Y DETECTORES DE PARIDAD
Paridad
Ejemplo
EVEN = PAR
ODD = IMPAR
GENERADORES Y DETECTORES DE PARIDAD
Detectores de paridad
Circuito que al recibir un dato con bit de paridad
incluido, realiza lo siguiente:
a) Separa los bits de datos del bit de paridad.
b) Genera el bit de paridad del dato recibido.
c) Compara este bit de paridad calculado con el
bit de paridad recibido.
d) Ambos bits deberían coincidir.
e) En caso de no coincidir se indica error.
NOTA
La paridad (PAR o
IMPAR) usadas en
transmisión y
recepción deben ser
las mismas.
GENERADORES Y DETECTORES DE PARIDAD
74LS280
Circuito integrado generador/comprobador de paridad
EVEN ODD
PAR IMPAR
Como generador PAR
El bit de paridad PAR se toma de la salida IMPAR.
Como generador IMPAR
El bit de paridad IMPAR se toma de la salida PAR.
GENERADORES Y DETECTORES DE PARIDAD
74LS280
Circuito integrado generador/comprobador de paridad
EVEN ODD
PAR IMPAR
Como comprobador de paridad PAR
Salidas PAR IMPAR
Cantidad de 1s: PAR 1 0
IMPAR 0 1
Como detector de paridad IMPAR
Salidas PAR IMPAR
Cantidad de 1s: PAR 1 0
IMPAR 0 1
GENERADORES Y DETECTORES DE PARIDAD
74LS280
Circuito integrado generador/comprobador de paridad
MEMORIAS ROM
ESTRUCTURA
Almacena datos binarios de forma permanente, aun sin
fuente de alimentación.
Consta de celdas o posiciones.
Cada celda o posición:
- Tiene una dirección
- Almacena o contiene un dato
- Solo se puede leer, no escribir
Existen diversos tipos de memoria ROM.
Todas ellas solo son de lectura, pero tienen procedimientos
para grabarles información.
Una de ellas se llama ROM de máscara o simplemente ROM.
Esta viene grabada de fábrica. El usuario no puede borrar ni
grabar nada.
MEMORIAS ROM
ROM DE MASCARA O
SIMPLEMENTE ROMEs una memoria grabada en
fábrica.
Se muestra en la figura su
estructura interna.
Cada fila es una celda.
Cada celda es de 8 bits.
Cada celda tiene una dirección.
Internamente existe un decoder.
El decoder evita una excesiva
cantidad de líneas externas.
Las salidas del decoder se activan a
nivel ALTO.
MEMORIAS ROM
ROM DE MASCARA O SIMPLEMENTE ROM
Es una memoria grabada en fábrica.
Cada bit viene programado a 0 o 1.
MEMORIAS ROM
ROM DE MASCARA O SIMPLEMENTE ROM
Es una memoria grabada en fábrica.
MEMORIAS ROM
ROM DE MASCARA O SIMPLEMENTE ROM
Es una memoria grabada en fábrica.
MEMORIAS ROM
ROM DE MASCARA O SIMPLEMENTE ROM
Permite la implementación de funciones lógicas.
MEMORIAS ROM
ROM DE MASCARA O SIMPLEMENTE ROM
Permite la implementación de funciones lógicas.
MEMORIAS ROM
DISPOSITIVOS LOGICOS PROGRAMABLES
Conocidos como PLDs
Circuito integrado formado por arreglos de compuertas
lógicas sin conexión entre ellas.
Las conexiones se pueden programar (quemar) mediante un
equipo grabador.
Permiten implementar funciones lógicas relativamente
complejas en un solo chip.
Existen tres tipos
a) Memoria programable de solo lectura (PROM)
b) Arreglo de lógica programable (PLA)
c) Arreglo lógico programable (PAL)
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo de lógica programable (PLA)
Consta de cierta cantidad de variables
de entrada.
Estas pasan internamente por un
buffer e inversor.
Las entradas, normal y negada, se
pueden programar como entradas a
compuertas AND.
Las salidas de las ANDs se pueden
programar como entradas a
compuertas OR.
Las salidas de las OR se pueden
negar mediante XOR.Las salidas de las XOR son las
funciones de salida.
El PLA mostrado es de:
- 3 entradas
- 2 salidas
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo de lógica programable (PLA)
Para el PLA mostrado, las funciones
de salida son:
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo de lógica programable (PLA)
Se especifica mediante su tamaño:
a) Número de entradas
(buffers/inversores)
b) Número de salidas
(puertas OR y XOR)
c) Número de términos producto
(puertas AND)
PLA típico
16 entradas
8 salidas
48 términos producto
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo de lógica programable (PLA)
Proceso de diseño
El PLA permite implementar lógicas en
un solo CHIP.
Las funciones a implementar deben
ser previamente simplificadas.
Se emplea un software para generar el
mapa de fusibles a ser programados (o
quemados) en el PLA.
La grabación del PLA es mediante un
equipo comercial.
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo lógico programable (PAL)
Dispone de:
a) Arreglo de ANDs con entradas
programables
b) Arreglo de ORs fijo, entradas no
programables.
Debido al arreglo de Ors fijo:
a) Son más fáciles de programar.
b) No son tan flexibles como los PLA.
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo lógico programable (PAL)
Configuración interna típica.
Para el PAL mostrado:
- Tiene cuatro entradas
- Tiene cuatro salidas
Cada entrada pasa por un
buffer/inversor.
Cada salida proviene proviene de una
OR fija.
Cada OR dispone de tres ANDs (ancho
tres).
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo lógico programable (PAL)
El PAL mostrado consta de cuatro
secciones.
Cada sección consta de un arreglo
AND-OR de ancho tres.
Es decir, cada sección consta de tres
ANDs programables y una OR fija.
PAL típico
- 8 entradas
- 8 salidas
- 8 secciones de ancho 8
Algunas salida pueden tener
buffers/inversores de tres estados.
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo lógico programable (PAL)
Implementar las siguientes funciones
en un PAL.
Reduciendo, se obtiene:
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo lógico programable (PAL)
Tabla de programación
DISPOSITIVOS LOGICOS PROGRAMABLES
Arreglo lógico programable (PAL)
Mapa de fusibles
CONCLUSIONES Y/O ACTIVIDADES DE
INVESTIGACIÓN SUGERIDAS
- Investigue acerca de los diversos fabricantes de PLDs.
- Investigue acerca de las diversas aplicaciones de los PLDs.
- Investigue acerca de los diversas aplicaciones de software
para el diseño con PLDs.
GRACIAS