7/26/2019 1.4 CONCEPTOS DE INTERRUPCION

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UNIDAD I: INTRODUCCION AL LENGUAJE ENSAMBLADOR

INSTITUTO TECNOLOGICO DE

ACAPULCO

LENGUAJES DE INTERFAZ

PROF.: ING. DAGOBERTO URZUA OSORIO

08:00 - 09:00 HRS.

ERICK JERZAIN CARRILLO CALLEJA 1320154

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UNIDAD I: INTRODUCCION AL LENGUAJE ENSAMBLADOR

AGOSTO - DICIEMBRE 2014

1.4 Concepto De Interrupcin.

Un procesador no puede procesar simultneamente varios trozos de informacin (procesa un

trozo de informacin a la vez), un programa que est siendo ejecutado puede, gracias al

pedido de interrupcin, ser momentneamente suspendido mientras se produce una

interrupcin. El programa interrumpido puede continuar ejecutndose luego. Existen 256

direcciones de interrupcin diferentes.

Una interrupcin se convierte en una interrupcin de hardware cuando es solicitada por uno

de los componentes de hardware del equipo. En efecto, existen varios perifricos en un

equipo. Estos perifricos necesitan generalmente utilizar los recursos del sistema aunque

slo sea para comunicarse con el sistema mismo.

Cuando un perifrico desea acceder a un recurso, enva un pedido de interrupcin al

procesador para llamar su atencin. Los perifricos cuentan con un nmero de interrupcin

que se denomina IRQ (Peticiones de Interrupcin. Es como si cada perifrico tirara de un

"hilo" que est atado a una campana para sealarle al equipo que desea que le preste

atencin.

Este "hilo" es, de hecho, una lnea fsica que conecta cada ranura de expansin as como

cada interfaz E/S a la placa madre. Para una ranura ISA de 8 bits, por ejemplo, hay 8 lneasIRQ que unen ranuras ISA de 8 bits a la placa madre (IRQ0 a IRQ7). Estos IRQ estn

controlados por un "controlador de interrupcin" que se encarga de cederle la palabra al

IRQ que posee la mayor prioridad.

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Al aparecer las ranuras de 16 bits, se agregaron IRQ 8 a 15. En consecuencia, fue necesario

agregar un segundo controlador de interrupcin. Los dos grupos de interrupciones estn

unidos por IRQ 2 el cual se conecta (o "produce una cascada") a IRQ 9. En cierto modo, esta

cascada "inserta" IRQ 8 a 15 entre IRQ1 y 3:

Dado que la prioridad va del IRQ inferior al superior y que se insertan IRQ 8 a 15 entre IRQ 1

y 3, el orden de prioridad es el siguiente:

0 > 1 > 8 > 9 > 10 > 11 > 12 > 13 > 14 > 15 > 3 > 4 > 5 > 6 > 7

BIBLIOGRAFIA

Fernando E. Valds Prez, Ramon Palls Areny.MICROCONTROLADORES: Fundamentos y Aplicaciones con PIC.

Carles Parcerisas Civir (3Q Editorial) [2007].