Biestables

Capitulo 5: Análisis y Diseño de Circuitos con Biestables

Lógica Digital y Microprogramable. Autor: Fernando Remiro Domínguez 1

Capitulo 5: Análisis y Diseño de Circuitos con Biestables 1

ANALISIS y DISEÑO DE CIRCUITOS CON BIESTABLES

• Análisis de circuitos de biestable R-S con puertas lógicas• Análisis de otros biestables con puertas lógicas• Análisis de biestables con puertas lógicas sincronizados• Representación gráfica de biestables como bloque funcional• Transformación de un tipo de biestable en otro• Máquinas de estados modelos de Mealy y Moore


Circuito Secuencial

• Los circuitos secuenciales se caracterizan por que los valores de la señal de salida en un instante determinado dependen del valor de las entradas y del valor de la salida en el instante anterior

CIRCUITO

SECUENCIAL

Salida

Salida

Entrada

Entrada

ENTRADAS

SALIDAS




Biestable R-S con puertas NOR

R

S

Q1

Q2

1

2

7402

7402

000111 PROHIBIDO001011

100101 0101001

010110 1011010

010100Q(T)

101000

RESUMEN/Q(¡(T+1)Q(t+1)/Q(T)Q(T)SR

Q1 = Q(T)

Q2 = /Q(T)


Biestable R-S (Puertas NOR)

1S Q

1R Q

S

R

*11

001

110

Q(t)00

Q(T+1)SR

ANSI/IEEE 91-1984

Tabla de Excitación

X011

0101

1010

0X00

SRQ(T+1)Q(T)

Tabla de TransiciónSímbolo




Cronograma de evolución de un Biestable R-S

1S Q

1R Q

S

R

t

t

t

t

R

S

Q

Q


Biestable R-S con puertas NAND

R

S

1

2

Q

Q

010111 Q(T)

101011

010101 1011001

100110 0101010

110100PROHIBIDO

111000

RESUMEN/Q(¡(T+1)Q(t+1)/Q(T)Q(T)SR




Biestable R-S (Puertas NAND)

Q(t)11

101

010

*00

Q(T+1)SR

ANSI/IEEE 91-1984* = Estado Prohibido

S Q

R Q

S

R

Símbolo Tabla de Transición


Biestabla J-K

J Q

K Q

J

K

ANSI/IEEE 91-1984

/Q(t)11

101

010

Q(t)00

Q(T+1)KJ


0X11

1X01

X110

X000

KJQ(T+1)Q(T)

Tabla de TransiciónSímbolo




Biestable J-K con puertas lógicas

2

1J

K

Q

Q

7400

7400

3

4

7400

S

R100111 /Q(T)

011011

010101 1011001

100110 0101010

010100Q(T)

101000

RESUMEN/Q(¡(T+1)Q(t+1)/Q(T)Q(T)KJ


Cronograma de evolución de un Biestable J-K

J Q

K Q

J

K

t

t

t

t

J

K

Q

Q




Biestable D puertas

0

0

1

1

/Q(¡(T+1)

1011

1101

0010

0100

Q(t+1)/Q(T)Q(T)D

D

Q

Q

7402

74027402

R

S

12

3


Biestable R-S (Puertas NOR)

11

00

Q(T+1)D

ANSI/IEEE 91-1984


111

001

110

000

DQ(T+1)Q(T)

Tabla de Transición

1 D Q

Q

D

Símbolo




Cronograma de evolución de un Biestable R-S

1 D Q

Q

Dt

t

t

D

Q

Q


Biestable R-S Sincronizado por Nivel

R

S

Q

Q

7402

74027408

7408

CLK

CIRCUITO DESINCRONISMO

BIESTABLE R–SASÍNCRONO

/Q(t+1)Q(t+1)100

1

0

/Q(t+1)

/Q(¡(T+1)

Prohibido111

0101

1110

Q(t+1)0XX

Q(t+1)CLKSR




Cronograma de evolución de un Biestable J-K Sincronizado por nivel

1S Q

1R Q

S

R

C1C

R

CLK

Q

Q

S

t

t

t

t

t

ANSI/IEEE 91-1984


Biestable D Sincronizado por Nivel Alto

2

1D

CLK

Q

Q

7400

7400

3

4

7400

7400

S

R

74046

Q(t)01

111

010

Q(t)00

Q(t+1)CLKD





Circuito antirrebotes

+5 V

Vout2

1

0 V

5 V

Falsos contactos aleatorios

Interruptoren reposo sobre

la posición 2

Interruptorhacia la

posición 1

R

VCC

Salida

Salida

7400

7400

2

1

R110 k

A

B

R210 k

VCC


Biestable J-K Master-Slave

Q0

Q0

S

R

J

CLK

Q

Q

R

S

S

RK

Q1

Q1

MASTERSLAVE




Diagrama de tiempos respecto a al señal de sincronismo Master-Slave

tw

250%

1

350%

4

Apertura delMaster

Aislamiento entreel Master-Slave

Cierre delMaster

TransferenciaMaster-Slave


Cronograma de evolución de un Biestable J-KMaster.Slave

1 J Q

1 K Q

J

K

C1C

CLK

J

K

Q(t)

Q(t)

t

t

t

t

t




Biestable J-K Master-Slave con entradas asíncronas de Reset y Clear

J

K

Q

Q

CLK

PRESET (PR)

CLEAR (CLR)

MASTERSLAVE


Símbolo del Biestable J-K sincrono con entradas de Preset y Clear

CLK

Q

Q

J

K

CL

PR

J Q

K Q

J

K

CCLK

R

S

PRE

CLR

Símbolos

/Q(t)111

10111

1

1

1

0

CL

1

1

0

1

PR

010

Q(t)00

1XX

0XX

Q(T+1)KJ





Biestable D sincronizado por flanco de subida

D

Q

CLK

Q

2B

2A

1A

1B3A

3B

S

R↑

↑

1

0

CLK

1

0

X

X

D

1

0

Q(t)

Q(t)

Q(T+1)



Cronograma de evolución de un Biestable D Sincronizado por flanco de subida

ANSI/IEEE 91-1984

CLK

Q

Q

D

1 D 1 Q

1 Q

D

C 1CLK

ANSI/IEEE 91-1973t

t

t

D

CLK

Q

Símbolo




Cronograma de evolución de un BiestableJ-K Sincronizado por flanco de bajada

CLK

Q

Q

J

K

CL

PR

J Q

K Q

J

K

CCLK

R

S

PRE

CLR

CLK

J

K

Q

Q

t

t

t

t

t


Parámetros de los biestables

• tclk: Duración mínima del impulso de reloj• tset-up: Tiempo mínimo que debe de estar presente

una entrada de excitación antes del flanco activo de reloj

• thold: Tiempo mínimo que debe permanecer una entrada de excitación después del flanco activo del reloj.

• tpd : Tiempo de retardo de propagación. Es el tiempo transcurrido entre el flanco activo de l reloj y la aparición de la señal de salida

• fmax: Frecuencia máxima. Es la máxima frecuencia que se puede aplicar a la entrada CLK de un biestable que asegure que éste se dispare.

• tw(L) : Tiempo mínimo que la señal de reloj (CLK) debe permanecer a nivel bajo antes de que pase a nivel alto.

• tw(H) : Tiempo mínimo que la señal de reloj (CLK) debe permanecer a nivel alto antes de que pase a nivel bajo.

FLANCOACTIVO

t set-up

t pd

t clock

t hold

ENTRADA

CLK

SALIDA




Representación de los biestables como bloques funcinales

ENTRADASSÍNCRONAS

RELOJ

SALIDAS

ENTRADASASÍNCRONAS

2 Q

2 Q

2 J

2 K2 CLK

2 PRE

2 CLR

J Q

K Q

J

K

CCLK

R

S

PRE

CLR

S1 J

C11 KR

74L5112

1 Q

1 Q

1 J

1 K1 CLK

1 PRE

1 CLR

Biestable genérico Representación del biestable 74112


Transformación de un tipo de biestable en otro

Q

Q

S

R

Q(t )

Q(t )

J

K

Circuitocombinacional




Transformación de un biestable R-S en uno J-K

00 01 11 10

0

1

X X

1 1

Q(t )

J K

00 01 11 10

0

1 X X

1 1

Q(t)

J K

S = JQ(t)

R = KQ(t)

R

J

CLK

Q

Q

7408

7408

S

K

Q

Q

Implementación de un biestable J-K a partir de un biestable R-S


Clasificación de los biestables por su forma de disparo

Asíncronos

Síncronos

Por nivel

Por flancoMaster-SlaveDisparo por flanco de subida

Biestables

Disparo por flanco de bajada




Máquina de estados de Moore


de entrada

Elementode

memoria


de salida

It + 1 ItEt

St

SalidaEntrada

It


Máquina de estados de Mealy


de entrada

Elementode

memoria


de salida

It + 1It

Et

St +1

Salida

Entrada

It




Divisor de frecuencia por 3. Modelo de Moore

I1 / 0

I0 / 1 I2 / 0

X = 0 X = 0

X = 1

X = 0

Diagrama de flujos

t

I0 I1 I2 I0t

Entrada

Salida

Diagrama de Tiempos


Divisor de frecuencia por 3. Modelo de Mealy

I1

I0 I2

X = 0 / S = 0 X = 0 / S = 0

X = 1 / S = 1

X = 0 / S = 0

Diagrama de flujosDiagrama de Tiempos

t

I2 I0 I1 I2t

Entrada

Salida




Circuito del divisor de frecuencia por 3con los modelos de Moore y Mealy

CLK

Q0

Q0

J0

K0X

CLK CLKQ1

Q1

J1

K1

Salida deMealy

Salida deMoore


Circuito del divisor de frecuencia por 3simplificado modelos de Moore y Mealy

Q0

Q0

J0

K0

EntradaX = CLK

Q1

Q1

J1

K1

Salida deMealy

Salida deMoore

S1

S2

1 1




Divisor de frecuencias por 3 con arranque asíncrono e iniciación en frió

Q0

Q0

J0

K0

EntradaX = CLK

Q1

Q1

J1

K1

Salida deMealy

Salida deMoore

S1

S2

1 1

Inicialización

CL CL

Q0

Q0

J0

K0

EntradaX = CLK

Q1

Q1

J1

K1

Salida deMealy

Salida deMoore

S1

S2

1 1+ Vcc

10 k

22 µF

Arranque asíncrono

Iniciación en frío


Diseño de un dado electrónico

I3 / 100I1 / 010 I4 / 101 I5 / 110X = 1

I2 / 011I0 / 001X = 1X = 1X = 1X = 1

X = 0X = 0X = 0X = 0X = 0 X = 0

X = 1

Diagrama de Estados




Diseño de un dado electrónico

Circuitogenerador de

impulsos

Máquina deEstados

Circuitode

Visualización


Circuito Dado Electrónico

a gb c d e f

LTBI/

RBO RBI

7448

1 2 4 8

1

CLK

Q2(t)

Q2(t)

J2

K2

CLK

Q1(t)

Q1(t)

J1

K1

S2

CLK

Q0(t)

Q0(t)

J0

K0

7476 7476 7476

CL CL CL

PR PR PR

+ Vcc = 5 V

10 k

22 µF

+ Vcc

10 k

S1 S0

1

Impulsosde clockde 10 kHz

(1) (2) (3)




Diagrama de flujos de un circuito detector de error

I1I0 I2 I3X = 1 / S = 0 X = 0 / S = 0 X = 0 / S = 0

=

0 / X = 0 / S = 1

I4X = 0 / S = 0

X = 1 / S = 1

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