Colaborativo 2 FINAL Oscar M

Act. 10 Trabajo ColaborativoUNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIACiencias básicas de la IngenieríaSistemas digitales Básicos. Código 201417_352013 - I

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIAEscuela de ciencias Básicas, Tecnología e Ingeniería

Curso 201417_35

TRABAJO COLABORATIVO 2

ACTIVIDAD 10

Presentan:JIMMY DULFAN HERNANDEZ

CC: 13957513

OSCAR MATEUS SANCHEZCC 13 741 835

JOHN EDINSON PAMO DIAZCC 14399428

TUTOR

ANGEL ALEJANDRO RODRIGUEZ

MAYO DEL 2013


INTRODUCCION

Como ya sabemos en el curso de circuitos digitales se estudia los conceptos y los procedimientos necesarios para el análisis y diseño de Circuitos Digitales.

Este trabajo se realizo en base a la segunda unidad que nos da un abrebocas del lenguaje VHDL, es un lenguaje de programación como tal, pues incluye tiposde Datos, Paquetes, Instrucciones secuenciales, Procedimientos, Funciones,Estructuras de control y archivos de entrada y salida. A la vez, facilita la documentación de instrucciones según la arquitectura, estados de máquina, estructuras y jerarquías de diseño de hardware.

Dentro este proceso se le suma el auto aprendizaje y aprendizaje colaborativo generando debate en los diferentes tema de los circuitos digitales.

Con esta actividad se pretende trabajar elementos importantes que usa el lenguaje VHDL para describir circuitos de lógica digital.

Además para modelar hardware de trabajos elaborados con anterioridad usando tecnología TTL como los vistos y desarrollados en el trabajo colaborativo 1.


CONTENIDO

Productos esperados:Informe con los resultados obtenidos en la implementación de los diseños presentados en las actividades 1, 2, 3, 4 y 5 en el Trabajo Colaborativo No. 1 en Lenguaje VHDL.

Actividad 1

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity multiplexor is

port(

A : in BIT;

B : in BIT;

C : in BIT;

D : in BIT;

E : in BIT;

F : in BIT;

Y : out BIT

);


end multiplexor;

architecture multiplexor of multiplexor is

signal temp : bit_vector (5 downto 0);

begin

Y <= '1' when temp = "000111"Else

'0' when temp = "001110"Else






'1';

temp <= A&B&C&D&E&F;

end multiplexor;

En el ejercicio anterior, se indican las entradas A,B,C,D,E,F como bits, la dirección como un vector de 6 bits, y la salida como un bit; se utilizó un objeto de datos llamado signal para crear el bus temp y concatenar las 6 entradas en un solo objeto. D, E y F corresponden a las 3 entradas negadas de A,B y C respectivamente.

Expresión booleana:

Y = ABC + A BC

Tabla de verdad:


A B C A B C Y0 0 0 1 1 1 10 0 1 1 1 0 00 1 0 1 0 1 00 1 1 1 0 0 01 0 0 0 1 1 01 0 1 0 1 0 01 1 0 0 0 1 01 1 1 0 0 0 1

Compilado

# Compile Entity "multiplexor"

# Compile Architecture "multiplexor" of Entity "multiplexor"

# Top-level unit(s) detected:

# Entity => multiplexor

# Compile success 0 Errors 0 Warnings Analysis time : 1.0 [s]

Simulado

2.


Expresión Booleana

Y = CB A + C BA + CBA

En el ejercicio anterior, se indican las entradas C,B,A como bits, la dirección como un vector de 3 bits, y la salida como un bit; se utilizó un objeto de datos llamado signal para crear el bus temp y concatenar las entradas en un solo objeto.

library IEEE;


entity multiplexor_2 is

port(

C : in BIT;

B : in BIT;

A : in BIT;

Y : out BIT

);


end multiplexor_2;

architecture multiplexor_2 of multiplexor_2 is

signal temp : bit_vector (2 downto 0);

begin

Y <= '0' when temp = "000" else

'1' when temp = "001" else






'0';

temp <= C&B&A;

end multiplexor_2;

Compilado

# Compile Architecture "multiplexor_2" of Entity "multiplexor_2"

# Top-level unit(s) detected:

# Entity => multiplexor_2


# ELBREAD: Elaboration process.

# ELBREAD: Elaboration time 0.0 [s].

Simulado


3.

Tabla de verdad

A B Y0 0 00 1 01 0 01 1 1

Expresión Booleana

Y = AB

Para el diseño VHDL se usaron declaraciones condicionales asignadas a una señal (when-else) para asignar valores a la señal, determinando así la ejecución de una condición propia al diseño.


Compilado

# Compile...

# Warning: DAGGEN_0523: The source is compiled without the -dbg switch. Line breakpoints, code coverage, and assertion debug will not be available.

# File: C:\My_Designs\ejercicio_3\ejercicio_3\src\ejercicio_3.vhd

# Compile Entity "ejercicio_3"

# Compile Architecture "ejercicio_3" of Entity "ejercicio_3"


Simulado

4.

o Tabla de verdad

A B C Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 01 0 1 11 1 0 11 1 1 1

o Expresión Booleana

Y = BC + AB


Para el diseño VHDL se usaron declaraciones condicionales asignadas a una señal (when-else) para asignar valores a la señal, determinando así la ejecución de una condición propia al diseño.

library IEEE;


entity ejercicio_4 is

port(

A : in STD_LOGIC;

B : in STD_LOGIC;

C : in STD_LOGIC;

Y : out STD_LOGIC

);

end ejercicio_4;

architecture ejercicio_4 of ejercicio_4 is

begin

Y<= '1' when (A='0' and B='0' and C='1') else

'1' when (A='1' and B='0' and C='1') else



'0' ;

end ejercicio_4;

Compilado


# Entity => ejercicio_4


# ELBREAD: Elaboration process.

# ELBREAD: Elaboration time 0.0 [s].

Simulado

5.

Tabla de verdad

A B C D Z0 0 0 0 10 1 0 0 11 0 1 0 11 0 1 1 11 1 1 0 11 1 1 1 1

Expresión Booleana

Z = A´C´D´ + AC

Se usa declaraciones concurrentes asignadas a las señales donde las salidas se describen mediante la ecuación booleana que describe el comportamiento de cada una de las compuertas.


Entity logic is

Port ( notA, NotB, NotC, A, C : in std_logic ;

Y : out std_logic ) ;

End logic ;

Architecture booleana of logic is

Begin

Y<= (A and C) or (Nor(A or B or C);

End boolena;


CONCLUSIONES

El lenguaje VHDL nos permite la descripción de los diferentes sistemas electrónicos digitales.

El lenguaje VHDL es un lenguaje de programación que nos permite contener datos, paquetes, funciones, procedimientos, instrucciones y estructuras que nos permiten, definir el comportamiento de diferentes sistemas,

Una de las funciones importantes del lenguaje VHDL es que nos permite sintetizar sistemas electrónicos digitales, sin importar cuán grandes sean, pues se basa en el comportamiento de las entidades y su arquitectura

Como todo lenguaje, para entenderlo y dominarlo se hace necesario mucha práctica además de entender su sintaxis.

Una vez se tiene el diseño de lo que se quiere con un circuito, describirlo con VHDL supone un mejor acercamiento a lo que se quizo realizar.

Una vez se tiene el diseño y con su respectivo lenguaje se puede simular para ver mejor el comportamiento del circuito.


REFERENCIAS USADAS

Introducción VHDL , video de la universidad politécnica Salesiana, consultado 22 de mayo del 2013 .http://www.youtube.com/watch?v=zjS9d1rUITc

Tutorial VHDL de simulación y entrada hdl, consultado 21 de mayo del 2013, http://arantxa.ii.uam.es/~etc1lab/VHDL/tut-VHDL.html

Introducción al lenguaje VHDL. Miguel Ángel Freire Rubio Tutorial VHDL de simulación Código para representar sistemas digitales en VHDL.

MODULO SISTEMAS DIGITALES BASICOS. MIGUEL PINTO APARICIO.

http://arantxa.ii.uam.es/~etc1lab/VHDL/tut-VHDL.html

http://www.youtube.com/watch?v=zjS9d1rUITc

http://www.youtube.com/watch?v=zjS9d1rUITc

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