Se presenta una nueva arquitectura FPGA con aceleracin de choque rpido deteccin de los cuerpos rgidos. Este artculo describe el diseo de la arquitectura de hardware para los varios componentes de prueba de interseccin primitivas implementadas en un sistema de prototipado Virtex-II de mltiples Xilinx FPGA. Nos centramos en la aceleracin de la operacin de interseccin de rayos-tringulo, que es una de las operaciones ms importantes en diversas aplicaciones tales como deteccin de colisiones y de trazado de rayos.Nuestro resultado es una aplicacin acelerada de hardware-motor de interseccin de rayos-tringulo que es capaz de llevar a cabo fuera de un procesador Xeon de 2,8 GHz, se ejecuta un algoritmo bien conocido de alto rendimiento software de rayos-tringulo interseccin, por hasta un factor de setenta. Adems, se demuestra que el enfoque propuesto podra ser ms rpido que los algoritmos basados en GPU actuales, as como algoritmos basados en la CPU de interseccin rayo-tringulo

El problema de la deteccin de colisiones rpido y fiable ha sido ampliamente estudiado [ 4 ] . A pesar de la gran literatura, la deteccin de colisiones en tiempo real sigue siendo uno de los principales obstculos para la simulacin y el rayo fsicamente interactivo basado en el seguimiento [ 1 ] [ 12 ] . Uno de los retos en el rea es desarrollar el hardware personalizado para la deteccin de colisiones y de trazado de rayos . Sin embargo, una de las principales dificultades para la aplicacin de hardware es la multitud de deteccin de colisiones y algoritmos de trazado de rayos . Existen docenas de algoritmos y estructuras de datos para la jerarqua escena recorrido y computacin interseccin. Aunque el rendimiento de estos algoritmos parece ser similar a las implementaciones de software , su aplicabilidad a la aplicacin de hardware todava no se ha investigado a fondo . Desde la deteccin de colisiones es una tarea fundamental, que es muy conveniente disponer de aceleracin de hardware disponibles como aceleradores de grficos 3D. El uso de hardware especializado, la CPU del sistema puede ser liberada de las colisiones de computacin .

Resultados principales: Se presenta una nueva arquitectura FPGA acelerado para la deteccin de colisin entre los cuerpos rgidos rpido . Nuestro hardware personalizado propuesto para la deteccin de colisiones soporta 13 tipos de interseccin entre los cuerpos rgidos. Con el fin de evaluar la arquitectura de hardware propuesto , hemos realizado la aplicacin VHDL para diversos clculos de interseccin entre las primitivas de colisin .Se demuestra la eficacia de nuestra arquitectura de hardware para las consultas de colisin en tres escenarios: ( a) ray - tringulo cmputo interseccin con 260 miles de tringulos estticos , ( b ) el mismo clculo con tringulos dinmicas y ( c ) la esfera de pruebas interseccin mbito dinmico. El rendimiento de nuestro hardware basado en FPGA vara entre 30 y 60 ms , dependiendo de la complejidad de la escena y los tipos de primitivas de colisin . Para evaluar nuestro rendimiento del hardware para grandes mallas de tringulos , tambin presentamos nuestro hardware para diferentes modelos de referencia . Para nuestra comparativaestudio tambin se analizan tres algoritmos populares de interseccin de rayos - tringulo para estimar el tamao de los recursos de hardware . Se dan ms detalles en la Seccin 4 . En comparacin con los mtodos anteriores , nuestro sistema acelerado por hardware ofrece las siguientes ventajas :- La aplicabilidad directa a los objetos de colisin con el cambio de forma dinmica topologas ya que la transformacin geomtrica se puede hacer en nuestro hardware propuesto ;- La suficiente memoria en nuestra junta para amortiguar la entrada de rayos - interseccin y los datos de salida y una reduccin significativa en el nmero de transmisin de datos;- Hasta un orden de magnitud mayor rendimiento en tiempo de ejecucin a travs de las tcnicas anteriores para las pruebas de interseccin rayo - tringulo ;- Interactivo colisin cmputo consulta en forma masiva grandes modelos triangulados .El resto del trabajo se organiza de la siguiente manera. Nosotros examinamos brevemente el trabajo previo sobre la deteccin de colisiones en la Seccin 2 . La seccin 3 describe la arquitectura de hardware propuesto para acelerar la deteccin de colisiones . Presentamos nuestra implementacin de hardware de interseccin raytriangle en la Seccin 4 . Por ltimo , analizamos nuestra aplicacin y comparar su rendimiento con los mtodos anteriores en la Seccin 5 .2 Trabajos relacionados Los problemas de deteccin de colisiones y la computacin a distancia se ha estudiado bien en la literatura. Nos referimos a los lectores las ltimas encuestas [ 4 ] . En esta seccin , le damos una breve resea de la labor relacionada con la deteccin de colisiones , los enfoques basados en GPU programables , y el hardware personalizado para la deteccin de colisiones rpido.Deteccin de Colisiones : deteccin de colisiones es uno de los problemas ms estudiados en grficos por ordenador . Circunscriben jerarquas volumen ( BVHS ) se utilizan comnmente para la deteccin de colisiones y la separacin cmputo distancia . La mayora de los sistemas de deteccin de colisiones involucran cambios a delimitador volmenes , pairwise pruebas de lmite de volumen, y las pruebas de funcin entre pares de objetos posiblemente - interseccin. Los modelos complejos o escenas se organizan a menudo en BVHS como rboles esfera [ 7 ] , OBB -rboles [ 5 ] , AABB -rboles y k- DOPtrees [ 8 ] . Proyeccin de dimensiones de las cajas extensiones en los ejes de coordenadas es la base de la tcnica de barrido - y - ciruela [ 4 ] . Sin embargo , estos mtodos incurren en gastos generales para cada intervalo de tiempo probado , pasaron actualizacin delimitadores volmenes y estructuras de datos de poda de colisin , independientemente de la ocurrencia o la frecuencia de las colisiones durante el intervalo de tiempo . GPU programable: Con la nueva GPU programable, tareas que son diferentes de la prestacin de polgonos tradicionales pueden explorar su capacidad de programacin paralela. La GPU ahora se puede utilizar como un procesador de propsito general, SIMD , y , despus de esta idea , una gran cantidad de algoritmos existentes han emigrado recientemente a la GPU para resolver problemas como la iluminacin global, lgebra lineal, procesamiento de imgenes y solucionadores multimalla de una forma rpida . Recientemente , los mtodos de trazado de rayos GPU basados se han introducido [ 11 ] . El trazado de rayos tambin se asigna al hardware rasterizacin uso de gasoductos programables [ 11 ] . Sin embargo , de acuerdo con [ 12 ] , parece que una implementacin en la GPU no puede obtener una velocidad significativa - a lo largo de una implementacin basada en CPU pura . Esto es probablemente debido a que la GPU es una arquitectura de streaming . Otra desventaja que comparten con las GPU es la memoria limitada . Soluciones fuera de la base son , en general, no es una alternativa , debido al alto ancho de banda necesario . Hardware Aduana: La necesidad de hardware de grficos de encargo surge de la demanda de simulaciones fsicamente interactivos y sistemas de renderizado en tiempo real. El procesador AR350 es un producto comercial desarrollado por las tecnologas avanzadas de renderizado para acelerar el trazado de rayos [ 3 ] . Schmittler et al . arquitectura propuesta hardware ( SaarCOR ) de rayos en tiempo real el seguimiento e implementado utilizando un FPGA [ 14 ] . El rendimiento de la SaarCOR depende de una serie de escena - espacio - subdivisiones . Las primeras publicaciones de trabajo en hardware dedicado para la deteccin de colisiones se presentan en [ 15 ] . Se centraron en una implementacin eficiente con el espacio de los algoritmos , mientras que nuestro objetivo es obtener el mximo rendimiento de varios tipos de consultas de colisin en el presente documento. Adems , se presentan solamente una simulacin funcional , mientras que se presenta una implementacin completa VHDL en un chip FPGA .

3 Arquitectura de HardwareEn esta seccin , le damos una visin general de la arquitectura de hardware para acelerar la deteccin de colisiones . Nuestra arquitectura de hardware se basa en una tubera modular de deteccin de colisiones . La arquitectura propuesta consta de tres partes fundamentales tales como registros de entrada , el motor de deteccin de colisiones , y el motor de actualizacin en la fig. 1 .3.1 Registros de entrada y transformadorNuestro hardware propuesto tiene tres entradas que son Contadores de registro , los datos primarios registro de archivos y datos secundarios registrarse archivo. El transformador proporciona las funciones de transformacin geomtricas de los objetos secundarios para mejorar el rendimiento . El registro contador contiene el nmero de objetos primarios y el nmero de objetos secundarios . Las geometras de los objetos primarios se almacenan en el archivo de registro de datos primario . El archivo de registro de datos secundarios tambin tiene geometras de los objetos secundarios para las consultas de colisin . En nuestra investigacin , suponemos que el cambio de objetos P primario para cada tiempo. Por otra parte , los objetos secundarios S no cambia sus geometras en el sistema de coordenadas local . Por lo tanto , el S slo se puede aplicar las transformaciones geomtricas como la traduccin y la rotacin. Por ejemplo , los modelos triangulados son S y los rayos son P para realizar los clculos de interseccin en aplicaciones de trazado de rayos . Ms especficamente , S denota como S = { ( T1 , ... , Tn ) | n 1 } , donde T es un tringulo definido por los tres vrtices Vj R3 , j { 0 , 1 , 2 } . El P es el conjunto de los rayos que contienen sus orgenes O y direcciones D. Cuando se prueba la interseccin entre los objetos primarios y los objetos secundarios, se realizan los siguientes pasos del proceso . En primer lugar, que pongamos el objetos secundarios en la memoria a bordo a la vez a travs del acceso directo a memoria ( DMA ) del controlador. En segundo lugar, que la transferencia de los objetos principales de la memoria en el chip en el motor de deteccin de colisiones (CDE ) . Para realizar este paso , usamos los archivos de registro que son paquetes de datos del objeto principal de reducir el tiempo de alimentacin de la CDE. Finalmente , se invoca el mdulo de interseccin tringulo ray en el CDE para calcular la interseccin entre la primariaobjetos y los objetos secundarios .Una de las ventajas primarias del transformador en nuestra arquitectura es el de reducir el nmero de retransmisin para los objetos secundarios de la memoria principal a la memoria de a bordo . Si ciertos objetos de la memoria intermedia de la geometra tienen que ser reutilizado , que puede ser transformado en el transformador sin volver a la transmisin de la memoria principal . Por lo tanto , podemos reducir el cuello de botella de autobs ya que reducir el nmero de re - transmisin. El ancho de bus de archivo de registros secundarios a CDE es 288 ( = 9 32 ) bits . Podemos transferir 288 bits para el motor de deteccin de colisiones en todos los relojes . El objetivo final de nuestro trabajo es la aplicacin de los resultados de la simulacin de base fsica . Por lo tanto , usamos precisin simple para la representacin de un punto flotante para proporcionar resultados ms precisos .3.2 Motor de Deteccin de colisionesEl motor de deteccin de colisin ( CDE ) es un componente de hardware modular para la realizacin de los clculos de colisin entre P y S. El CDE se compone de las estructuras de aceleracin y componentes de prueba de interseccin primitivos . Como ya se ha discutido anteriormente en la Seccin 2 , se han propuesto una amplia variedad de esquemas de aceleracin para la deteccin de colisiones en las ltimas dos dcadas . Por ejemplo , hay octrees , generales BSP - rboles, ejes alineados BSP- rboles ( kd -trees ) , redes uniformes, no uniformes y jerrquica , BVHS , y varios hbridos de varios de estos mtodos . En nuestra arquitectura de hardware, podemos adaptar las estructuras jerrquicas de aceleracin de colisin sacrificio , como se muestra en la figura 1 . Sin embargo , no hemos podido poner en prctica la estructura de aceleracin debido a la limitacin de recursos FPGA. Pero si usamos la estructura jerrquica de la aceleracin , podemos buscar en el ndice o el T- menor valor mucho ms rpido.El componente de pruebas de interseccin primitiva realiza varias operaciones para realizar clculos de interseccin entre las primitivas de colisin . A fin de proporcionar diversas operaciones para los clculos de interseccin , se clasificaron los 13 tipos de consultas de interseccin de acuerdo con las primitivas de colisin primaria y secundaria : rayos - tringulo , OBB - OBB , tringulo - AABB , tringulo - OBB , esfera - esfera , tringulo - esfera , ray cilindros, , , , OBB plano tringulo cilindros cilindros cilindros OBB cilindros, ray -esfera , y la esfera - OBB pruebas interseccin. Hemos implementado tuberas colisin basados en hardware para verificar este tipo de interseccin. El hardware propuesto contiene los tubos de 13 colisiones , y ms tubos puede estar disponible si los recursos de hardware son suficientes . El CDE selecciona una tubera de colisin que est listo para trabajar entre los 13 tubos de colisin por la seal de selector de funcin . Cada tubo se puede activar de forma paralela por la seal de preparado de cada tubo . Sin embargo , es difcil para ejecutar cada tubera en paralelo debido a la limitacin de la anchura del bus de entrada y problemas de enrutamiento . Por lo tanto , nuestro hardware propuesto dice paquete de entrada de la memoria a bordo y tiendas en el archivo de registro que contiene dos o ms elementos. Utilizamos una tcnica de pipeline en el que mltiples instrucciones estn comprometidos en la ejecucin. Esta tcnica se utiliza para la implementacin de hardware real con el fin de mejorarel rendimiento mediante el aumento de rendimiento de la instruccin , en contraposicin a la disminucin del tiempo de ejecucin de una instruccin individual . Hay cuatro salidas que son bandera de colisin ( valor F ) , la posicin de colisin ( CP ) , ndice, y la distancia de separacin o de la profundidad de penetracin (T- valor) . Para conseguir estos resultados , el CDE realiza la prueba de interseccin entre P y S. Si se produce una colisin , CDE almacenar valores de salida de CP , ndice, valor de T y F- valor . El CP denota una posicin de choque del par objeto y el ndice es el ndice de tringulo ( T ) de la malla triangulada . El valor de T denota la profundidad de penetracin entre dos objetos y F- valor se establece cierto. De lo contrario , CP y el ndice tienen un valor no vlido , T - valor es la distancia de separacin entre dos objetos y F- valor se fija a falso .3.3 Update EnginePodemos simplificar enrutamiento lneas de datos y hacer que el controlador de memoria eficiente mediante el acoplamiento de tampones tales como tampn F - ndice y dos tampones de plantilla- T , como se muestra en la figura . 1 . Comparamos vieja T- valor de plantilla- T buffer0 (o 1 ) con el nuevo valor de T del CDE y actualizar menor valor de T de plantilla- T buffer1 (o 0 ) de los dos valores dentro de un reloj. No transferimos valores T de la memoria intermedia plantilla- T para la CPU con el fin de encontrar el T ms pequea o la ms grande , lo que hace que sea posible para reducir el tiempo de transmisin . Valor de la plantilla en el stencil buffer -T se utiliza para enmascarar algunas regiones del tampn F - ndice para ahorrar tiempo en la bsqueda para el ndice del objeto colisin. Utilizamos punto flotante de precisin simple IEEE 754 estndar para representar cada elemento del vrtice o vector y T- valor con el fin de comparar con la velocidad de la CPU aritmtica . Una de las razones principales que utilizamos el punto flotante de precisin simple es proporcionar resultados ms precisos de los sistemas de simulacin basados en la fsica . Por lo tanto , creamos muchas lgicas aritmticas de punto flotante con CoreGen biblioteca soportados por la herramienta de XilinxUAVVehculos areos no tripulados ( UAV) son un rea de gran crecimiento en el sector de la defensa . Uso efectivo de los militares de los UAV en conflictos recientes ha puesto de relieve sus xitos , que estn impulsando vigorosamente el desarrollo tecnolgico UAV .Los diseadores de vehculos areos no tripulados estn utilizando gate -array programable en campo compacto ( FPGA) basados en sistemas de suplantar a los procesadores convencionales debido a los exigentes requisitos de tiempo real de procesamiento de muchos de los nuevos vehculos areos no tripulados en estudio , as como el extraordinario tamao , peso y potencia ( SWAP ) las limitaciones inherentes al diseo de vehculos areos no tripulados .Estas soluciones FPGA ultra- alto rendimiento ofrecen decenas de miles de millones de operaciones de punto flotante por segundo ( FLOPS giga ) a una fraccin del presupuesto SWAP requerida por los sistemas equivalentes que utilizan procesadores convencionales.UAVs han trascendido su vigilancia de inteligencia tradicionales y el papel de reconocimiento (ISR ) y ahora estn llenando una gama mucho ms amplia de misiones. Agencias militares han ampliado su visin del papel del UAV para incluir nuevos tipos de misiones , tales como reconocimiento armado , huelga y la supresin de las defensas areas enemigas ( SEAD ) , combate aire- aire y la seguridad nacional.

Adems, los UAVs tienen un potencial para su uso ms all del alcance normal de las operaciones militares. Situado en manos de los organismos nacionales apropiados , los UAV podran desempear un papel clave en la aplicacin de la ley , el control de fronteras y los derechos de la Guardia Costera .Estas nuevas misiones , las aplicaciones y las expectativas de los desarrolladores presenten vehculos areos no tripulados con un alcance significativo de desafos. Adems de la incorporacin de un nuevo conjunto de funciones, vehculos areos no tripulados de ltima generacin necesidad de dar un salto adelante en la capacidad para llevar a cabo en sus nuevos roles. Los desarrolladores deben abordar cuestiones como la operacin en el espacio areo civil , la maniobrabilidad del vehculo y otras cuestiones logsticas.Como la capacidad de ganancia de los UAV y la inteligencia , el sensor , las comunicaciones y la tecnologa informtica en estos vehculos deben rendir a un alto nivel para mantener el ritmo con los requisitos . Adems , las restricciones SWAP significativas que imponen vehculos areos no tripulados presentan un desafo para los desarrolladores . Esto se aplica en particular a la tecnologa de la computacin extremadamente exigente UAVs ' , que est obligando a los desarrolladores a considerar nuevos enfoques.Al mismo tiempo , los UAVs van corriente principal, y la carrera es el de los desarrolladores y la tecnologa para mantenerse al da . Se espera que el Departamento de Defensa de EE.UU. ( DOD ) para aumentar la financiacin para el desarrollo de vehculos areos no tripulados por 775 por ciento entre 2000 y 2010.Detectar y evitarUn buen ejemplo de una aplicacin de UAV de prxima generacin es - detectar y evitar sistemas ( DAA) , que estn diseados para llevar a cabo muchas de las funciones de seguridad que normalmente se llevan a cabo por los pilotos humanos a bordo de un avin. Estos sistemas son particularmente importantes cuando UAVs vuelan en el espacio areo civil en evitar colisiones con otros vehculos es una de las principales preocupaciones .- Las autoridades de aviacin civil de la mayora de los pases requieren que los UAVs para operar con el mismo nivel de seguridad que los aviones tripulados . La Autoridad Federal de Aviacin de EE.UU. (FAA ) reconoce UAVs como aviones a control remoto ( ROA ) . La importancia de este tema se reconoce en el " DOD UAV Roadmap 2002-2027 ", que dice: " ver y evitar es un tema clave en permitir EER en el espacio areo civil. " (Este informe se refiere a la DAA como " ver y evitar ").Un sistema DAA debe primero detectar el trfico areo y luego determinar si la aeronave est en curso de colisin con el anfitrin UAV. Algunos UAVs ya tienen la capacidad de detectar aviones con el uso de sistemas anticolisin transponder basados . Sin embargo , estos sistemas slo funcionan si las otras aeronaves en el espacio areo estn equipadas con un sistema compatible , por lo que un sistema de transpondedor basado en inadecuados para aplicacin universal en mltiples espacios areos civiles - un requisito de muchos programas UAV actuales y futuras . La tecnologa de los sistemas de DAA debe evolucionar para cumplir con estos requerimientos exigidos por las dems autoridades de aviacin civil de FAA - y .UAVs actuales no tienen la capacidad de a bordo para detectar otras aeronaves sin sistemas de transpondedor de base . Enfoques tcnicos potenciales incluyen sistemas activos , tales como los radares , pero estos son caros en trminos de SWAP , las hace incompatibles para la mayora de vehculos areos no tripulados . Enfoques de tcnicas alternativas que se estn desarrollando operan de forma autnoma y se centran en la deteccin pasiva trfico que se aproxima de aire para permitir que el UAV para evitar colisiones . La complejidad de estos sistemas requiere el uso de la informtica para hacer que el sistema eficaz de alto rendimiento de datos a bordo.Procesamiento de alto rendimientoLas aplicaciones avanzadas tales como DAA colocan una demanda significativa en la capacidad de procesamiento a bordo del UAV . En reconocimiento de este hecho , los " DOD UAV Roadmap 2002-2027 " seala que "el aumento de procesamiento a bordo ser el elemento clave de los sistemas ms sensibles de control de vuelo , el procesamiento de datos de los sensores a bordo , y las operaciones autnomas ( AO) para futuros UAVs . " El procesamiento de los datos de gran ancho de banda asociados con aplicaciones UAV requiere niveles de rendimiento de decenas de giga flops, especialmente porque estos sistemas a menudo deben procesar los datos en tiempo real.Este tipo de proceso es exigente y normalmente requieren soluciones de supercomputacin de mltiples microprocesadores . Debido a los requisitos SWAP en vehculos areos no tripulados , tal solucin es simplemente inviable . La carga til de la general Atomics UAV Predator es de 450 libras y el volumen de carga til est tambin restringida a causa del pequeo tamao del vehculo - una situacin que la mayora de otros vehculos areos no tripulados accin.Numerosos sistemas de misin de vuelo y compiten por esta capacidad , junto con un recurso de energa elctrica a bordo finito . Esto hace que apretar en la capacidad de procesamiento tanto y minimizando los requisitos de SWAP una necesidad para las aplicaciones que lo convierten en vehculos areos no tripulados . Utilizando microprocesadores y plataformas estndar para lograr estos requisitos de procesamiento se consume una cantidad significativa de espacio , peso y poder ms all de la disponibilidad de estos productos en la mayora de los UAV .Por lo tanto , los desarrolladores tienen que buscar diferentes enfoques para satisfacer sus necesidades de procesamiento . Tecnologa FPGA computing puede ofrecer capacidades de procesamiento muy altas de dispositivos por habitante. Mediante la explotacin de las capacidades de procesamiento paralelo hecho posible por el diseo de aplicaciones FPGA , los desarrolladores pueden obtener niveles de rendimiento - giga- FLOP mltiples desde un solo dispositivo . En comparacin con los microprocesadores , FPGAs proporcionan mayor capacidad de procesamiento en relacin al tamao , peso , y consume energa , que las hace atractivas para aplicaciones de vehculos areos no tripulados .El otro factor que impulsa la captacin de FPGA computing en aplicaciones UAV es la disponibilidad de soluciones de sistemas de normas de productos . En el pasado, los FPGAs se consideraron excesivamente complejo para implementar las aplicaciones de relativo bajo volumen, tales como vehculos areos no tripulados . Sin embargo , ha habido un crecimiento significativo en la disponibilidad de COTS (off - the-shelf comercial) FPGA soluciones informticas y servicios de diseo , junto con mejoras en la capacidad de diseo de FPGA - herramienta.Estudio de caso DAADefense Research Associates Inc. (DRA ) en Dayton , Ohio, est desarrollando un sistema DAA para cumplir con todos estos requisitos. Trabajar con los EE.UU. Air Force Research Laboratory Sensores Direccin bajo el patrocinio del Global Hawk y oficinas del programa Predator , sistema de DAA de la empresa utiliza un enfoque de bajo consumo de energa de bajo costo basado en sensores de imagen de alta resolucin con deteccin y algoritmos de seguimiento.El sistema utiliza algoritmos complejos y exigente computacionalmente , a travs del cual se procesa todos los datos de vdeo procedentes de los sensores de alta resolucin . Incapaz de alcanzar los niveles de rendimiento necesarios utilizando los procesadores convencionales , DRA volvi a FPGAs . DRA asoci con Nallatech Inc. en Orlando , Florida, para implementar los algoritmos para la operacin en tiempo real.El hardware FPGA se sienta junto a los microprocesadores convencionales, que DRA utiliza para aspectos menos exigentes del sistema DAA como el control del sistema y la interfaz de usuario.En una reciente serie de ensayos en vuelo , un sistema de demostracin DAA- solo sensor demostr ser ms que capaz de satisfacer los requisitos de rendimiento DAA de Global Hawk y el Predator . El sistema de demostracin , basada en PC/104 tablas de factor de forma que caben en un espacio de menos de 5 cm de lado y 7 pulgadas de alto, mostr cifras de rendimiento impresionantes , el procesamiento de datos a 36 giga FLOPS dentro de las FPGAs .Este impresionante densidad de rendimiento equivale a la entrega de 60 veces el rendimiento de procesamiento en tiempo real de un sistema de microprocesador de tipo servidor , al tiempo que satisface las restricciones SWAP exigentes de plataformas de vehculos areos no tripulados . DRA est ampliando las capacidades de este prototipo en la preparacin para el vuelo en un UAV en el Sistema Nacional del Espacio Areo ( EE.UU. ) en 2005.El futuroLa creciente demanda y los presupuestos estn impulsando rpidamente el crecimiento del desarrollo de UAV. Las aplicaciones avanzadas de alto rendimiento necesarios para que el aumento del alcance de las misiones UAV estn impulsando el rendimiento de procesamiento a bordo y SWAP demandas de las aplicaciones UAV , empujando ms all de las capacidades de las tecnologas de microprocesadores .Como se hace cada vez ms difcil satisfacer estas necesidades utilizando microprocesadores , los desarrolladores de aplicaciones de vehculos areos no tripulados actuales y de prxima generacin ya estn buscando tecnologas de implementacin alternativas para el procesamiento a bordo.La densidad de rendimiento y bajo consumo de energa inherente a los sistemas informticos de FPGA en comparacin con los sistemas convencionales de procesamiento califica exclusivamente este enfoque para satisfacer las demandas de los desarrolladores de vehculos areos no tripulados . FPGA soluciones informticas son , sencillamente, la tecnologa preferida para procesamiento interno en aplicaciones UAV de prxima generacin.Craig Sanderson es un ingeniero de aplicaciones de sistemas de Nallatech Inc. en Orlando, Florida, que proporciona la especificacin , el apoyo y la gestin de proyectos de desarrollo de aplicaciones. Tambin contribuye a las ventas de las especificaciones , la definicin y comercializacin / de nuevos productos Nallatech .Mike Deschenes es ingeniero senior de Defensa Research Associates en Dayton , Ohio, y es ingeniero jefe de trabajo sobre deteccin y evitar el desarrollo de sistemas, responsable de la gestin de programas, definicin de requisitos , especificaciones del sistema, y la integracin del sistema.