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Decodificacion HRPT de Satelites Meteorologicos(NOAA) Utilizando Dispositivos Logicos

ProgramablesC. A. Gayoso, C. M. Gonzalez, M. R. Rabini, L. J. Arnone

Laboratorio de ComponentesUniversidad Nacional de Mar del Plata

[email protected]

J. MarquezEstacion Receptora Mar Chiquita CELPA,

Universidad Nacional de Mar del [email protected]

Resumen—Utilizando Dispositivos Logicos Programables(FPGA) se desarrollo un decodificador de datos HRPT (HighResolution Picture Transmission) emitidos por satelites meteo-rologicos.

Primeramente se presenta el hardware utilizado para realizarel decodificador (modulo Morph-IC-II) detallando sus carac-terısticas generales y modos de utilizacion. Posteriormente sedescriben las distintas etapas que componen el sistema queadecua los datos para su transferencia a una PC.

Palabras Claves—FPGA, HRPT, NOAA, USB.

I. INTRODUCCION

Este trabajo se encuentra enmarcado dentro del plan demejoramiento del Centro de Experimentacion y Lanzamientode Proyectiles Autopropulsados (CELPA), estacion receptoraMar Chiquita, por intermedio de un convenio realizado entrela Fuerza Aerea Argentina y la Universidad Nacional de Mardel Plata. Contemplado en el proyecto FAS5020 de la FuerzaAerea.

El trabajo consiste en la recepcion de imagenes emitidaspor Satelites Meteorologicos NOAA (National Oceanographicand Atmospheric Administration) en formato HRPT (HighResolution Picture Transmission).

El objetivo del proyecto es la realizacion de un sistema debajo costo que permita tomar los datos ya digitalizados prove-nientes del satelite, decodificarlos y extraer de los mismosel reloj de sincronismo. Una vez readecuados, mediante unprotocolo propio son ingresados a una PC estandar a travesde su puerto USB. Estos datos son procesados en la PC conprogramas de uso corriente para estas aplicaciones. El sistemase implemento con dispositivos logicos programables (FPGA).

En principio se presentan el tipo de satelite involucradoy el formato de los datos recibidos, luego se describe elhardware utilizado y finalmente se detalla el sistema digitalimplementado.

II. SATELITES POLARES NOAA (NATIONALOCEANIC AND ATMOSPHERIC ADMINISTRATION)

Son satelites de baja altura que recorren una orbita consentido norte-sur que pasa por los polos (orbita polar), la cualen combinacion con la rotacion de la Tierra (este-oeste), les

permite cubrir la mayor parte de la superficie terrestre en undeterminado perıodo. Viajan a unos 850 km de altura sobre elnivel del mar y completan su orbita en aproximadamente 102minutos [1] [2].

Capuran imagenes en 5 bandas espectrales, dos visibles (vis)y tres infrarrojas (inf) [1] [3].

Los satelites con este tipo de orbita tienen una sin-cronizacion con el sol, que permite cubrir cada area de laTierra en un tiempo local constante cada dıa. La mayorıa de lossatelites en la actualidad tienen una orbita polar. Los SatelitesNOAA estan provistos de dos mecanismos de emision: APT(Automatic Picture Transmission) y HRPT (High ResolutionPicture Transmission) en una frecuencia de 1600 a 1700MHZ. Las caracterısticas fundamentales de estos satelites semuestran en el cuadro I.

En la figura 1 se detalla el Frame correspondiente a unalınea en HRPT, donde a cada pixel le corresponden 10 bits deinformacion [2] [3].

Para establecer el comienzo de cada lınea se tiene quedetectar la palabra de sincronismo, que debe repetirse 6 veces(60 bits)

Satelite Formato Canales Res. pixel/lınea bits/pixel Velocidad(kbit/s)

NOAA APT 1Vis 1Inf 4Km 909 8 33,28NOAA HRPT 2Vis 3Inf 1,1Km 2048 10 665,4

Cuadro ICARACTERISTICAS DE TRANSMISION, SATELITES NOAA.

1010000100 Primera palabra de sincronismo

6 palabras desincronismo

744palabras

ch. 1pixel 1

ch. 2pixel 1

ch. 5pixel 2048

.......100

palabras

6 x 10 b 744 x 10 b2048 x 10 b x 5

100 x 10 b

11090 x 10 b

Figura 1. Frame HRPT.

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Universidad Tecnológica Nacional - Facultad Regional Bahía Blanca RED_UIE

USBCONNECTOR

VBUSJUMPER

VCCUSB

3.3V REG

VCC3V3

FT2232HUSB INTERFACE

IC

MOSFET POWER SWITCH

93C56 USBCONFIGURATION

EEPROM

USBdata

12MHz XTAL

VCCSW

3.3V REG

1.2V REG

PROGRAMMINGINTERFACE

DATATRANSFERINTERFACE

1.2DV

BANK4 IO

IO

BANK4 IO

IO

3V3IO V_Bank4

VCCUSB

VCC3W

3V3IO

INTCLOCK

50MHzOSCILLATOR

EXTCLOCK

IO CONNECTORS

J1 J2

JTAGPORT

J3 J4

JTAG

ALTERACYCLONE TWOEP2C5F256C8N

FPGA

V_Bank4

3V3IO

1

2

17 18

17 18

29 30

29 30

14

IOIO

3V3IO

12

Figura 2. Diagrama en Bloques Morph-IC-II.

Figura 3. Morph-IC-II.

III. HARDWARE UTILIZADO

Luego de realizar un analisis de costos y disponibilidad enel mercado se decidio utilizar para su implementacion la placaMorph-IC-II de FTDI Chip [4].

Morph-IC-II es un modulo que incorpora la FPGAEP2C5F256C8N Cyclone II de Altera y el CI FTDI FT2232H(FT) [5]. La comunicacion entre la FPGA y la PC se realizaa traves del FT por un puerto USB 2.0 de alta velocidad(480MB/s). En la figura 2 se muestra el Diagrama enBloques del modulo y una vista del mismo en la figura 3.

Se destaca el conector USB a traves del cual se puedeprogramar la FPGA desde la PC, como ası tambien transferirdatos en ambos sentidos entre PC y FPGA.

Se cuenta con cuatro conectores donde estan disponiblespines de los distintos bancos de la FPGA, alimentaciones, ysenales de control y de datos entre el FT y la FPGA para sumonitoreo.

Se puede ingresar un clock externo o utilizar un osciladorinterno de 50 MHz.

Para programar la FPGA se debe generar, luego de la

compilacion, un archivo .rbf (raw binary file). Con este archivoy el programa utilitario de carga MorphLD, incluido en elpaquete de Morph-IC-II, se produce la configuracion deldispositivo logico programable.

En la implementacion de este sistema se utilizaron lossiguientes recursos de la FPGA mencionada:

Total de Elementos Logicos: 404 / 4608 (9 %)Total de Registros : 196 / 4608 (4 %)

IV. DESARROLLO DEL SISTEMAEn la figura 4 se muestra la estructura del sistema con

sus distintas etapas. Las mismas fueron realizadas utilizandolenguaje de descripcion de hardware VHDL.

El diseno contempla la posibilidad de producir una imagende test que permite monitorear su correcto funcionamiento.

Los datos provenientes del satelite ingresan al sistema enforma serie y codificados, a traves de un optoacoplador dealta velocidad. El codigo que utiliza es el Manchester [6], quepermite realizar una transmision segura, y enviar el reloj desincronismo junto con los datos.

Se utilizo el reloj interno de 50 MHz y se alimento elmodulo desde la PC por el puerto USB.

IV-A. Test HRPTEn este bloque se genera un patron de contraste para cada

uno de los cinco canales de acuerdo al Frame de la figura 1.Los datos son emitidos en serie a 780 Kbit/s generando paracada canal una imagen caracterıstica de 200 lıneas.

Todas son mostradas en una misma pantalla como sevisualiza en la figura 5.

IV-B. Codificador ManchesterLos datos correspondientes a la imagen se combinan con

el reloj que se utilizo en su generacion. La combinacion esequivalente a una XOR entre el reloj y los datos.



Test HRPT CodificadorManchester

Contadorq[22..0]

Mux

DecodificadorManchester

Clk (q[5])

Clk (q[4])

Clk (q[1])

Clk (q[0])

Clk

Canal AAD[7..0]

Txe

WR

Reset

Reset

Reset

Reset

Reset

GCLK50 MHz

SeleccionB

PulsadorReset

Datossatelite

ResetBB6

B5

´

´

ControladorPC

Clk rec Dato serie

Figura 4. Estructura del Sistema.

Figura 5. Patron de contraste.

La codificacion Manchester permite al receptor, con ladeteccion de solo una senal, recuperar el reloj y los datos.Ademas evita la perdida de sincronismo aun con largas seriesde unos y ceros.

IV-C. Decodificador Manchester

A este detector pueden ingresar los datos provenientes delsatelite o de la senal de Test. Esta seleccion se realiza desdela PC con un comandando al Multiplexor.

El dato codificado es muestreado por un reloj con unafrecuencia 16 veces mayor que la utilizada para generarlo.

El decodificador cumple la funcion de recuperar el relojde generacion, que quedara sincronizado con los datos de-codificados obtenidos. A partir de un cambio en el datocodificado se comienzan a tomar las muestras, decidiendo el

valor que le corresponde al dato decodificado, de acuerdo alnivel que presenta la muestra 12. Este mecanismo permite queel detector se mantenga enganchado aun con corrimientos defrecuencia considerables.

En condiciones normales la senal a detectar tiene unafrecuencia de reloj de 1,3 MHz. La velocidad del sistemase adapto a la velocidad real de los datos a recuperar en laEstacion.

Como resultado de la simulacion, utilizando el softwareQuartus II de Altera [7] se obtuvo una f0max = 100, 34MHz.Si se usa un reloj de 100 MHz y se reduce el numero demuestras al mınimo necesario para no perder el sincronismoaun con los mayores corrimiento de fase esperables, se podrıanrecibir datos a 25 MHz con el esquema circuital propuesto.

IV-D. Controlador PC

Este circuito tiene como funcion realizar la comunicacioncon el integrado FT2232H el cual dialoga por el puerto USBcon la PC. Las vıas de comunicacion disponibles luego dela configuracion de la FPGA son los canales A y B con losenlaces que se muestran en la figura 6.

FT2232HQUSB

INTERFACE

ALTERACYCLONE II

EP2C5F256C8NFPGA

USB

AD[0..7]

RXF

TXE

RD

WR

SIWUB

CLKOUT

OE

CANAL A

FT2232HQUSB

INTERFACE

ALTERACYCLONE II

EP2C5F256C8NFPGA

USB

B

B

B

B

B

B

CANAL B

B1

B2

B3

B4

B5

B6

Figura 6. Canales A y B.

El canal A se utilizo para enviar los datos del modulo a laPC. El canal B para recibir comandos enviados de la PC almodulo.

Los datos se envian a la PC en un byte por el canal A(AD7.. AD0). Se utilizaron las lıneas de control WR y TXE.Cuando el dato esta presente en el bus se pone WR=1 duranteun tiempo para que el integrado lo lea, luego se lleva a WR=0.El integrado contesta mandando un pulso por TXE indicandoleque lo leyo y que esta listo para recibir un nuevo dato. Para



esta comunicacion se uso el Modo Asıncrono FT245 FIFOque utiliza el canal A por defecto.

Para la comunicacion de la PC con el modulo se utilizo elCanal B en el Modo MPSSE (Multi Protocol SynchronousSerial Engine) como GPIO (General Purpose IO)[8] [9]. Eneste modo la placa permite el acceso de cinco lıneas a la FPGAque pueden ser utilizadas como entradas o salidas. Para queel FT trabaje en el modo MPSSE debe ser programado desdela PC.

Para la recepcion, de los dos comandos necesarios, setomaron las lıneas BB5 y BB6 como entradas. La primeraproduce la seleccion de datos: satelite o test, mientras quela segunda permite resetear el sistema. Luego de un resetqueda en espera de detectar la palabra de sincronismo de unnuevo Frame. El reset puede producirse tambien accionandoun pulsador vinculado al modulo.

Las palabras recibidas desde el satelite son de 10 bits. Parala transmision de cada palabra a la PC se utilizan dos bytes.Cada byte debe ser ingresado en forma paralela al FT. Los2 bits mas significativos corresponden al codigo de operacion(CO), los 5 menos significativos al dato y el bit vacante valesiempre 0.

CO = 11 el proximo byte contiene el primer dato.CO = 10 el contenido del byte es un dato.CO = 01 el byte anterior contuvo el ultimo dato.CO = 00 se queda en espera.

En este circuito se detecta tambien la palabra de sincronis-mo, cuya cuenta debe llegar a 6 para indicar que se trata de

un nuevo Frame.

V. CONCLUSIONES

Se logro desarrollar un sistema de bajo costo que transfierelos datos serie, emitidos por satelites meteorologicos, a unaPC estandar, para su posterior procesamiento en produccionde imagenes.

Este sistema, con mınimos cambios, puede adecuar y trans-ferir datos a una velocidad de 12,5 Mbits/seg, mucho mayorque la requerida en esta aplicacion, pero mas acorde a lasactuales posibilidades de transmision.

REFERENCIAS

[1] I. E. Morales Rıos. Visor de Imagenes de Alta Resolucion HRPT, Tesisde Licenciatura. Universidad Autonoma de Puebla, Facultad de Cienciasde la Computacion, Puebla, Mexico, 2005.

[2] Landsat Ground Station. Manuales Tecnicos de Operacion y Manten-imiento. Estacion CELPA.

[3] R. Alblas. A Multipurpose C/HRPT and HRI Decoder. Remote ImagingGroup Journal, 2000.

[4] Future Technology Devices International Ltd. FTDI Chip. Morph-IC-II,Datasheet. FTDI Chip, 2011.

[5] Future Technology Devices International Ltd. FTDI Chip. FT2232H DualHigh Speed USB to Multipurpose UART/FIFO IC. FTDI Chip, 2010.

[6] Antonio Ricardo Castro Lechteler y Ruben Jorge Fusario. Teleinformaticapara Ingenieros en Sistemas de Informacion, Volumen 1. EditorialReverte, S.A., Barcelona, Espana, 1999.

[7] www.altera.com. On Line.[8] Future Technology Devices International Ltd. FTDI Chip. Aplication Note

AN135 FTDI MPSSE Basics. FTDI Chip, 2010.[9] Future Technology Devices International Ltd. FTDI Chip. Aplication Note

AN108; Command Processor for MPSSE and MCU Host Bus EmulationModes. FTDI Chip, 2011.



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