UNMSM - FIEE

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERA ELECTRNICA

ESCUELA DE INGENIERA ELECTRNICAPROBLEMAS PROPUESTOS DE DISEO DIGITALLABORATORIO No1y2

INTRODUCCIN A LAS HERRAMIENTAS DE SNTESIS Y USO DEL ESTILO FLUJO DE DATOS PARA EL DISEO E IMPLEMENTACIN EN FPGA DE CIRCUITOS COMBINACIONALESProfesor: Ing. Alfredo Granados Ly.

1. Indique la cantidad de elementos del Cyclone EP1C3 en cuanto a:

Elementos lgicos

Bloques RAM

PLLs

Nmero de pines de I/O disponibles

Nmero de LABS (filas y columnas)

2. Cuntos modos de operacin tiene el LE de un Cyclone, explique brevemente?

3. Indique las caractersticas del bloque RAM de forma resumida.

4. Indique las caractersticas del PLL del Cyclone EP1C3 de forma resumida.

5. Implemente en VHDL los siguientes circuitos utilizando el estilo flujo de datos:

Sumador de dos dgitos en BCD

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity SUM2BCD is

Port( A1, A0, B1, B0 : in std_logic_vector(3 downto 0);

S1, S0 : out std_logic_vector(3 downto 0);

SS : out std_logic);

end SUM2BCD;

architecture Behavioral of SUM2BCD is

signal AB0: std_logic_vector(4 downto 0);

signal BCD0: std_logic_vector(4 downto 0);

signal C0 : std_logic;

signal C1 : std_logic_vector(4 downto 0);

signal AB1: std_logic_vector(4 downto 0);

signal BCD1: std_logic_vector(4 downto 0);

signal AB2: std_logic_vector(4 downto 0);

signal AB3: std_logic_vector(4 downto 0);

signal AB4: std_logic_vector(4 downto 0);

signal AB5: std_logic_vector(4 downto 0);

begin

--Suma bit menor peso

AB2