Parte Experimental
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PARTE EXPERIMENTAL FABRICACION El método por el cual se fabrico el DFAµFc de arequitectura plana integrado en un substrato de silicio combina una serie de procesos correspondientes a las tecnologías MEMS y Cl La Fig 1 ilustra esqumatica y secuencialmente el proceso de fabricación. La primera columna muestra una etapa devota al patron fotolitográfico de los agujeros (D= 1mm) ylos microcanaless (L=10mm. A=100µm y subsecuentemente grabado profundo de los mismos (P=100µm). En dicha etapa, una oblea de silicio <100>, 10mm de diámetro, 500 µm de espesor resistividad 1-10 Ωcm y pulida por amas superficies fue sujeta a: a)La aplicación en liquido de una fotorresina de todo positivo AZ 4620. b)una sesión fotolitográfica de luz ultravioleta por medio de un alineador de mascaras La remoción de la fotorresina no enmascarante utilizando solución AZ400T8 (Clariant Co). Al final de esta columna se muestra el progreso del chip a este punto de fabricación (f) La columna derecha completa la Fig 1 muestra la segunda etapa de fabricación correspondiente al aislamiento general de la olea de silicio y deposición metalica que constituyen los colectores de corriente. La misma comienza con un crecimiento de una capa de dióxido de silicio (5000 a de espesor) por medio de un horno de oxidación ( Lindbergh- tempress 8500) a una temperatura de 1100ºC y es progresada por g) La aplicación en seco de una fotorresina negativa (M115i, Think and Tinker, Ltd. J) Una deposición de cromo (25nm de espesor con propósitos de adhesión ) seguida por oro (150nm de espesor) utilizando la técnica de pulverización catódica con Magnetron DC (10-2 torr de presión) y finalmente , (K) el levante de la fotoresina enmascarante conuna solución 1.5 %peso de NaOH (aldrich Igualmente se muestra al final de esta columna el progreso del chip a este punto de microfabricacion
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PARTE EXPERIMENTALFABRICACION El mtodo por el cual se fabrico el DFAFc de arequitectura plana integrado en un substrato de silicio combina una serie de procesos correspondientes a las tecnologas MEMS y ClLa Fig 1 ilustra esqumatica y secuencialmente el proceso de fabricacin. La primera columna muestra una etapa devota al patron fotolitogrfico de los agujeros (D= 1mm) ylos microcanaless (L=10mm. A=100m y subsecuentemente grabado profundo de los mismos (P=100m). En dicha etapa, una oblea de silicio , 10mm de dimetro, 500 m de espesor resistividad 1-10 cm y pulida por amas superficies fue sujeta a:a)La aplicacin en liquido de una fotorresina de todo positivo AZ 4620. b)una sesin fotolitogrfica de luz ultravioleta por medio de un alineador de mascarasLa remocin de la fotorresina no enmascarante utilizando solucin AZ400T8 (Clariant Co). Al final de esta columna se muestra el progreso del chip a este punto de fabricacin (f)La columna derecha completa la Fig 1 muestra la segunda etapa de fabricacin correspondiente al aislamiento general de la olea de silicio y deposicin metalica que constituyen los colectores de corriente. La misma comienza con un crecimiento de una capa de dixido de silicio (5000 a de espesor) por medio de un horno de oxidacin ( Lindbergh- tempress 8500) a una temperatura de 1100C y es progresada por g) La aplicacin en seco de una fotorresina negativa (M115i, Think and Tinker, Ltd. J) Una deposicin de cromo (25nm de espesor con propsitos de adhesin ) seguida por oro (150nm de espesor) utilizando la tcnica de pulverizacin catdica con Magnetron DC (10-2 torr de presin) y finalmente , (K) el levante de la fotoresina enmascarante conuna solucin 1.5 %peso de NaOH (aldrich Igualmente se muestra al final de esta columna el progreso del chip a este punto de microfabricacion
Proceso de fabricacin de una micropila de combustible de arquitectura plana. Primera etapa (columna izquierda (a)-(f) corresponde al grabado de agujeros y microcanales. Segunda etapa (columna derecha (g)- (l) enfatiza el aislamiento general y deposicin metalica para la coleccin de corriente ( Au /Cr/SiO2/Si)ELECTRODEPOSICION QUIMICAUn proceso de electrodeposicin qumica se lleva a cabo con el fin de integrar el cataltico de inters en la superficie del microcanal andico. Paladio puro fue electrode positado con esta tecnicapotenciostatica sumergiendo el chip( o micropila) en una solucin 0.08M PdCl2 (aldrich), conectando el electrodo de inters anodo ) y suministrando un voltaje de 2V versus el electrodo de referencia Ag/Agcl, por un tiempo determinado de 60 segundos
