Carrera de Especialización en Sistemas Embebidos (CESE)

Plan de Proyecto Final“Módulo de búsqueda, seguimiento y decorrelación

para un sistema GPS sobre FPGA”

Autor

Ing. Facundo S. Larosa

Director

Ing. Nicolás Álvarez

JuradoEsp. Ing. Pedro Martos

Ing. Edgardo ComasIng. Octavio Alpago

1. Resumen del proyecto : Contexto

Sistema GPSEs un sistema de radionavegación satelital mantenido por la Fuerza Aérea de los EEUU (USAF).

Función principal Uso militar (PPS)Función secundaria Uso civil (SPS)

Fuente: GPS SPS Signal Specificatión “GPS NAVSTAR” , 2nd Edition , June 2nd 1995 Disponible en: http://www.gps.gov/technical/ps/1995-SPS-signal-specification.pdf

Fuente: Simulación (F. S. Larosa) Los parámetros orbitales fueron extraídos de https://www.glonass-iac.ru/en/GPS/ephemeris.php

1. Resumen del proyecto : Posicionamiento

Órbita del satélite

Distancia al satélite (pseudorango)

Posición del satélite (instante actual)

ReceptorPlano ecuatorial

Plano que contiene al meridiano de Greenwich

Fuente: Simulación (F. S. Larosa) Los parámetros orbitales fueron extraídos de https://www.glonass-iac.ru/en/GPS/ephemeris.php

1. Resumen del proyecto : Generación de señal GPS

Código pseudoaleatorio(1023 bits)

Mensaje de navegación

1. Resumen del proyecto : Generación de señal

Desplazamiento [bits]N° satélite

Correlación

Fuente: Simulación (F. S. Larosa)

1. Resumen del proyecto : Arquitectura de un receptor definido por software

Front end

Canales de adquisición,

seguimiento y decorrelacion

Cálculo de la posición del usuario

Posición del usuario

(ECEF, LLH)

Señal de RF(fc=1575,42MHz)

BPSK / DSSS

Señal de FI(fi=4,092MHz)(fs=16 MHz*)

EfeméridesObservables

Antena

Electrónica analógica /digital FPGA uC

1. Resumen del proyecto: Propósito

El propósito del proyecto es diseñar, implementar y simular un módulo de búsqueda,seguimiento y decorrelación para un sistema GPS sobre FPGA.

• Ventajas

• Motivación

Subsistema de sincronización de

reloj de entrada

Subsistema de búsqueda

Subsistema de seguimiento

Subsistema de pruebas y

comunicación

1. Resumen del proyecto: Alcance

• Estudio preliminar

• Diseño de la arquitectura del sistema

• Codificación del sistema en lenguaje de descripción de hardware (VHDL)

• Plan de pruebas unitarias, de integración y de sistema

• Documentación del sistema y subsistemas

Subsistema de sincronización de

reloj de entrada

Subsistema de búsqueda

Subsistema de seguimiento

Subsistema de pruebas y

comunicación

1. Resumen del proyecto: Requerimientos

• Evitar la posibilidad de que existan estados metaestables de datos a la entrada del módulo de búsqueda

Subsistema de sincronización de reloj de entrada

• Bits de señal de entrada: 1• Frecuencia de señal de entrada: fc=16,368 MHz (TBC)• Frecuencia intermedia: fi=4,092MHz (TBC)

• Dominio de búsqueda de la frecuencia de portadora: fi 6000 Hz• Dominio de búsqueda del código C/A: [0,1023] chips (el código es periódico)

• Intervalo de frecuencia (bin) (máximo): 200 Hz

• Tiempo máximo de búsqueda (locking) (máximo): 3 minutos (TBC)

Subsistema de búsqueda

1. Resumen del proyecto: Requerimientos

• No deberá perder sincronización de la frecuencia de portadora yfase del código C/A ante variaciones de la señal de entradaconsistentes con el movimiento de un satélite de la constelaciónGPS y un receptor cuasiestacionario para el peor caso (máximavariación de frecuencia de portadora)

Subsistema de seguimiento

•Deberá proveer información a través de una interfaz (UART, SPI,etc.) y una trama de datos (que será definida luego de la fase deestudio) del estado del sistema y subsistemas.

Subsistema de pruebas y comunicación

2. Interesados

Rol Nombre y Apellido Departamento Puesto

Auspiciante Carlos GonzálezIngeniería Electrónica -

UTN HaedoDirector

Cliente Nicolás ÁlvarezIngenieria Electrónica -

FIUBADirector de tesis

ImpulsorEdgardo Fernández

Vescovo

Ingeniería Aeronáutica -

UTN HaedoDirector

Responsable Facundo LarosaIngeniería Electrónica -

UTN HaedoInvestigador

Colaboradores Pedro MartosIngenieria Electrónica -

FIUBADocente CESE-FIUBA

Orientadores Anibal GuancaIngeniería Electrónica –

UTN HaedoDocente

Equipo Facundo LarosaIngeniería Electrónica -

UTN HaedoInvestigador

Usuario Final UTN HaedoIngeniería Electrónica /

Ingeniería Aeronáutica

3. Planificación: AON1.1

(20hs)

1.2(20hs)

1.3(20hs)

2.1(20hs)

2.2(20hs)

2.3(20hs)

2.4(20hs)

2.5(20hs)

2.6(10hs)

2.7(20hs)

2.8(20hs)

2.9(20hs)

3.1(10hs)

3.3(20hs)

3.2(20hs)

3.4(20hs)

4.1(20hs)

4.3(40hs)

4.2(40hs)

4.4(40hs)

5.3(40hs)

5.2(40hs)

5.1(20hs)

6.3(20hs)

6.2(40hs)

6.1(40hs)

6.4(20hs)

Fase 1Planificación

general

Fase 2Estudio

Fase 3Análisis

Fase 4Implementación y pruebas unitarias

Fase 5Pruebas de integración y

de sistema

Fase 6Cierre

1. Planificación general(60hs)

2. Estudio(170hs)

3. Análisis(70hs)

4. Implementación y pruebas unitarias(140hs)

5. Planificación general(100hs)

6. Cierre(120hs)

3. Planificación: Diagrama de Gantt

3. Planificación: Gestión de riesgos

3. Planificación: Gestión de calidad

Gestión de calidad

Verificación Validación

4

Fase de implementación y pruebas unitarias Horas

4.1Implementación y pruebas de módulo de

sincronización20

4.2Implementación y pruebas de método de

búsqueda40

4.3Implementación y pruebas de módulo de

seguimiento40

4.4Implementación y pruebas de módulo de

pruebas40

5

Fase de pruebas de integración y de sistema Horas

5.1 Pruebas sincronización/búsqueda 20

5.2Pruebas

sincronización/búsqueda/seguimiento40

5.3 Pruebas de sistema 40