INFORME PREVIO 1 DE LABORATORIO DE CIRCUITOS DIGITALES II

INTRODUCCIÓN

En este laboratorio, se va a tratar los circuitos biestables, monoestables y astables, los biestables se dividen en dos categorías: flip-flops y latches.Los biestables poseen dos estados estables denominados SET (activación) y RESET (desactivación).La diferencia de flip-flops y latches es en la manera en que cambian de un estado a otro los flip-flops es la manera mas fácil de construir contadores registros y otros circuitos de control secuencial, y se emplean también en ciertos tipos de memoria.

II. OBJETIVOS

1. OBJETIVOS GENERALES

Implementar los circuitos match y flip flor, utilizando compuertas logicas. Analizar el funcionamiento de estos circuitos y comprobar su funcionamiento según su

tabla de verdad. Comprobar el funcionamiento de los circuitos sincronos y asincronos por medio de

compuertas logicas simples.

2. OBJETIVOS ESPECIFICOS

Implementar y poner un led a la salida del circuito para visualizar y comproar su funcionamiento según su tala de verdad.

Usar como entradas logicas DIPSWITCHS. Construir la tala de verdad para cada circuito.

III. RESUMEN

Como primer paso para el desarrollo del presente laboratorio se debe consultar los manuales correspondientes para cada objetivo. Luego se debe analizar los circuitos en forma teórica y luego simularlos con algún software especializado y depurar los errores.

Por ultimo se implementa el circuito con los circuitos integrados realizando conjuntamente pruebas individuales de su funcionamiento y al terminar dicho proceso se procede a hacer las pruebas y desarrollar las tablas de estados o construir los diagramas de tiempo.

IV. MARCO TEORICO

SISTEMAS SECUENCIALES SÍNCRONOS

Según la forma de realizar el elemento de memoria nos podemos encontrar distintos tipos de sistemas secuenciales, principalmente dos:

Sistemas Secuenciales Síncronos, en los que su comportamiento puede definirse en instantes discretos de tiempo, se necesita una sincronización de los elementos del sistema mediante una señal de reloj, que no es más que un tren de

pulsos periódico. Las variables internas no cambian hasta que no llega un pulso del reloj.

Sistemas Secuenciales Asíncronos, actúan de forma continua en el tiempo, un cambio de las entradas provoca cambios en las variables internas sin esperar a la intervención de un reloj.

El cambio de las variables internas se puede producir de dos maneras en un sistema secuencial síncrono:

Por niveles, cuando permiten que las variables de entrada actúen sobre el sistema en el instante en el que la señal de reloj toma un determinado nivel lógico (0 ó 1).

Por flancos, o cambios de nivel, cuando la acción de las variables de entrada sobre el sistema se produce cuando ocurre un flanco activo del reloj. Este flanco activo puede ser de subida (cambio de 0 a 1) o de bajada (cambio de 1 a 0).

El elemento de memoria básico de los circuitos secuenciales síncronos es el biestable. Almacena el estado 0 ó el estado 1, Y de ahí su nombre, tienen dos estados estables de funcionamiento. También se les suele conocer como FLIP-FLOPS.

V. CUESTIONARIO

1. DESCRIBIR EL CONCEPTO DE BIESTABLE ASINCRONO, ANALICE SU FUNCIONAMIENTO Y MENCIONE LOS TIPOS DE LATCHES.

Un biestable asincrono, o latch, es aquel circuito en el que las salidas del dipositivo dependen solo de los estados de sus entradas, estas salidas se manifiestan de forma continua y obedecen a las entradas en cualquier tiempo, sin necesidad de una entrada de reloj. Existen dos tipos de Latch:

Latch “nand”

Tabla de verdad del latch nand

latch “nor”

Tabla de verdad del match nor

R S1nQ 1nQ

0 00 11 01 1

1 11 00 1

nQ nQ

R S1nQ 1nQ

0 00 11 01 1

nQ nQ 1 00 10 0

1

23

U1:A

74LS00

4

56

U1:B

74LS00

2

31

U1:A

74LS02

5

64

U1:B

74LS02

2. DESCRIBIR EL CONCEPTO DE BIESTABLE SINCRONO, ANALICE SU FUNCIONAMIENTO Y DESCRIBA LOS TIPOS DE FLIP FLOPS CONVENCIONALES.

Un biestable sincrono o flip flop, es un circuito secuencial capaz de almacenar un bit de memoria, se dice que es sincrono porque posee una salida principal que depende de los estados de las entradas como del circuito de reloj. Son aquellos en los que su comportamiento puede definirse en instantes discretos de tiempo, se necesita una sincronización de los elementos del sistema mediante una señal de reloj, que no es más que un tren de pulsos periódico. Las variables internas no cambian hasta que no llega un pulso del reloj.

TIPOS DE BIESTABLES SINCRONOS:

Biestable RS: su símbolo logico se muestra a continuación, posee dos entradas y una salida principal y su complementaria, tambien tiene una entrada de reloj.

Tabla de funcionamiento del biestale RS

qn S R qn+10 0 0 00 0 1 00 1 0 10 1 1 Indeterminado1 0 0 11 0 1 01 1 0 11 1 1 indeterminado

Biestable JK: El biestable JK puede considerarse como el biestable universal. Dispone de tres entradas síncronas J y K, para especificar la operación y CLK, para disparar el biestable. También consta de dos entradas asíncronas PR y CLR, y por supuesto dos salidas complementarias. Su ecuación característica es: Qn+1 = JQn’ + K’Qn

A continuación se muestra su símbolo y su modo de funcionamiento:

Tabla de funcionamiento del biestable JK

qn J K qn+1

0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 11 0 1 01 1 0 11 1 1 0

Biestable T: Se trata de un biestable que se comporta como un biestable JK en el que hemos unido las entradas J y K:

Tabla de funcionamiento del biestable T

qn T qn+1

0 0 00 1 11 0 11 1 0

El Biestable D que aparece en la figura, puede funcionar de dos formas: -Síncrona: usa una señal de reloj. -Asíncrona: usa las señales PR Y CLR.

De forma síncrona lo hace de la siguiente manera: Si la transición de la señalde reloj es de bajo a alto (o sea, de 0 a 1) se traslada el dato D a la salida, se dice que el biestable ha sido disparado por la señal de reloj. Si por el contrario latransición en el pulso de reloj es de estado alto a bajo (o sea, pasa de 1 a 0) elbiestable no responde. En este caso, el último valor permanece almacenado sin cambios.

Las entradas PR y CLR son lo que se llaman entradas asíncronas, pues independientemente de cómo esté la señal de reloj, reiniciarán (pondrán un 1 enla salida) o despejarán (pondrán un 0 en la salida) el biestable. Éste es el modode funcionamiento asíncrono. La ecuación característica es: Qn+1 = D

Tabla de funcionamiento del biestable D

Qn D Qn+1

0 0 00 1 11 0 01 1 1

3. DE LOS MANUALES TÉCNICOS OBTENER LOS IC TTL Y CMOS; QUE REALIZAN LA FUNCION DE MATCH Y FLIP FLOPS, ANALICE SU TABLA DE VERDAD Y FUNCIONAMIENTO.

De los manuales tecnicos, se obtuvieron los siguientes flip flops:

a) El 7473 y el 74HC73 tienen la misma representación, poseen una salida a reset y se activan en flanco de ajada

b) El 74HC76 o tamien se encontro el 74ls76 y 7476 son los slip flor comerciales, con dos salidas de reset y clear, se activan en flanco de bajada.

c) El 74HC78 se comporta como un flip flop JK doble con un clock comun y un master reset comun, y dos salidas para los dos set diferentes. Se lo puede usar para implementar un master-slave. Se activan en flanco de bajada.

d) El 7472 o 74HC72 se comporta como un flip flop triple con entradas J y K independientes, posee un reset comun y un set comun, tambien comparten el mismo clock. Se activan en flanco de bajada.

e) El 74107 o 74HC107 se comporta como un flip flop JK con una salida para reset, se activa en flanco de bajada.

f) El 74ALS112, 741LS12, 74HC112 o 74S112 se comporta como un flip flop JK con dos salidas para reset y set, se activa en flanco de bajada.

J4

Q15

CLK1

K16

Q14

S2

R3

J03 Q0 13

K014 Q0 12

J110 Q1 8

K17 Q1 9

CLK1

S02

S16

MR5

U4

74LS78

J13

Q8

J24

J35

CLK12

K19

K210

K311

Q6

S13

R2

U1

7472

J1

Q3

CLK12

K4

Q2

R13

U2:A74107

J3 Q 5

CLK1

K2 Q 6

S4

R15

U3:A

74HC112

g) El 74LS113, 74S113 o 74ALS113 se comporta como un flip flop JK con una salida para set, se activa en flanco de bajada.

h) El 74S114, 74ALS114 o 74LS114 se comporta como un flip flop doble con clock comun, posee una enttrada comun para reset y dos diferentes de set. Tienen salidas independientes y se activan en flanco de bajada.

i) El 7479, 74ALS109, 74F109, 74HC109 o 74LS109 se comporta como un flip flop JK con dos entradas para reset y set, se activan en flanco de subida.

j) El 7470 se comporta como un flip flop JK con entradas JK, tambien poseen dos entradas J y K diferentes, se activan en flanco de subiday tiene dos entradas para reset y set.

De los manuales de TTL se encontraron otros tipos tales como los Gates J-K positive edge triged (74h102), y slip flor tipo D: doble (7474, 74c74, 74h74, 74ls74a, 74s74), hex (74174, 74c174, 74hc174, 74hct174, 74ls174, 74s174), octal (74hc273, 74hct273, 74ls273, 74ls273, 74c374, 74hc374, 74hc574, 74hct374, 74hc377), quad (74175, 74c175, 74hc175, 74hc175, 74ls175, 74ls379, 8613).

4. CUAL ES LA DIFERENCIA PRINCIPAL ENTRE UN LATCH Y EL FLIP FLOP.

La diferencia principal es que en un circuito latch, las salidas de este circuito solo dependen del nivel de las entradas, ademas estas salidas corresponden directamente de una combinacion de las entradas a otra, sin diferenciar el estado siguiente; mientras que en un slip flor, las salidas de este dispositivo depende de las entradas y de una

J3

Q5

CLK1

K2

Q6

S4

U4:A74LS113

1J3

1K2

1S4

1Q5

1Q6

2J11

2K12

2S10

2Q9

2Q8

MR1

CLK13

U5

74LS114

J2

Q6

CLK4

K3

Q7

S5

R1

U6:A

74LS109

J13

Q8

J24

J5

CLK12

K110

K211

K9

Q6

S13

R2

U7

7470

entrada de reloj, sus entradas son secuenciales, corresponden de un estado a otro obedeciendo cierta secuencia, la cual lo estable el clock o tren de pulsos.

5. ANALICE EL FUNCIONAMIENTO DEL FLIP FLOP MAESTRO-ESCLAVO; INVESTIGAR SUS VENTAJAS.

Un biestable maestro-esclavo está formado por varias compuertas y flips-flops conectados de manera que se usa el pulso completo de reloj (tiempo que el reloj está a nivel alto) para transmitir el dato de la entrada a la salida.

Esquema del slip flor maestro-esclavo

La señal de reloj controla el maestro, se invierte y controla el esclavo. Así, cuando CLK=1 (reloj alto) el maestro registra los datos presente en las entradas RS, permaneciendo inhibido el esclavo, por lo que no hay transferencia de información al mismo. Con el reloj en nivel bajo (CLK=0) el maestro se inhibe, no hay modificaciones en sus salidas, y éstas actúan como entradas al esclavo, transfiriéndose su estado a la salida del mismo. O sea, la entrada sólo se transfiere a la salida cuando ha terminado el pulso (como si fuera disparado por un flanco de bajada), pero se pueden detectar los cambios producidos en la entrada mientras que CLK=1.

6. DESCRIBIR LAS CARACTERÍSTICAS DE DISPARO DE FLIP FLOPS POR PULSO Y POR FLANCO.

Existen dos modos de activar un flip flor, por nivel o pulso, y por flanco.En un flip flop activado por nivel, los cambios que se produzcan en las entradas de información se realizan cada vez que el nivel de la entrada de reloj este en alto o en bajo; bajo estas circunstancias se produce el cambio en los estados del flip flop. Ahora, un flip flop activado por flanco se caracteriza porque la salida del dispositivo cambia cada vez que la señal de reloj esta alcanzando el nivel alto (flanco de subida), o cuando este alcanzando el nivel bajo (flanco de bajada), es decir, el cambio de los estados se realiza cada vez que ocurre un cambio en la onda cuadrada de sincronismo, ya sea el paso de nivel alto a bajo (flanco de bajada) o el paso de nivel bajo a alto (flanco de subida). Esta forma de control soluciona el prolema del tiempo de duracion del nivel y nos permite traajar a mayores velocidades.

Modo de activacion por flancos

modo de activacion por niveles

7. UTILIZANDO FLIP FLOR J-K, DESARROLLAR LOS CIRCUITOS PARA CONVERTIR A :

a) FLIP FLOP R-S.

El circuito queda como: y

b) FLIP FLOP D.

J K Qn Qn+1 S R

0 0 0 0 0 X

0 0 1 1 X 0

0 1 0 0 0 X

0 1 1 0 0 1

1 0 0 1 1 0

1 0 1 1 X 0

1 1 0 1 1 0

1 1 1 0 0 1

J K Qn Qn+1 D

0 0 0 0 0

0 0 1 1 1

0 1 0 0 0

0 1 1 0 0

1 0 0 1 1

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

El circuito queda como:

c) FLIP FLOP T.

El circuito queda como:

J K Qn Qn+1 T

0 0 0 0 0

0 0 1 1 0

0 1 0 0 0

0 1 1 0 1

1 0 0 1 1

1 0 1 1 0

1 1 0 1 1

1 1 1 0 1