I.- Datos generales:

1. Facultad: Ingeniera

2. Carrera Profesional: Ingeniera de sistemas

3. Centro Uladech Catlica: Sullana

4. Ciclo acadmico: V

5. Asignatura: Arquitectura del computador

6. Alumna: Zapata Zapata, Miryam Marycruz

Tarea N 8 - II UNIDAD

Realizar una lnea de tiempo con la evolucin de la Memoria Cach.

1989 - 1997

1994 1994 1993

1993 - 1999 1994

INTEL 80486 POWER PC 604

POWER PC 620 POWER PC 603 POWER PC 601

INTEL PENTIUM

8 Kbytes de cache L1 on chip

Tamao de lnea: 16 bytes

Organizacin asociativa de 4-vas

Dos caches on chip, uno para datos y otro para instrucciones.

Tamao de cada cache: 8 Kbytes

Tamao de lnea: 32 bytes

Organizacin asociativa de 4-vas

Dos caches on-chip, una para datos y otra para instrucciones

Tamao de cada cache: 8 Kbytes

Tamao de lnea: 32 bytes Organizacin asociativa de

vas (organizacin del cache ms simple que en el 601 pero un procesador ms fuerte)

Cache on-chip de 32 Kbytes

Tamao de lnea: 32 bytes

Organizacin asociativa de 8-vas

Dos caches on-chip, una para datos y otra para instrucciones

Tamao de cada cache: 32 Kbytes

Tamao de lnea: 64 bytes

Organizacin asociativa de 8-vas

Dos caches on-chip, una para datos y otra para instrucciones

Tamao de cada cache: 16 Kbytes

Tamao de lnea: 32 bytes

Organizacin asociativa de 4-vas