Tarea n 3

Arquitectura de computadores

Integrantes:

Karla Altamirano A.

Josefa Bonilla M.

Asignatura: Arquitectura de Computadores

Profesor: Miguel Figueroa

Fecha de entrega: 6 de mayo 2015

Universidad de Concepcin

Facultad de Ingeniera

Departamento de ingeniera

elctrica

Tarea n 3 de Arquitectura de Computadores

1. Considere los tiempos de operacin para las unidades funcionales del

procesador MIPS uniciclo: Memoria: 250ps ALU y sumadores: 250ps Lectura o escritura en el banco de registros: 200ps

Los retardos a travs de los multiplexores, unidad de extensin de signo, registros individuales y conexionado son despreciables. El procesador soporta el subconjunto de instrucciones visto en clases: ALU tipo-R y tipo-I, lw, sw, beq, j y jal.

a) Calcule el mnimo perodo de reloj con el cual este procesador puede operar.

Tipo Instruccin

Memoria de Instruccion

Lectura Banco de Registros

ALU Memoria de Datos

Escritura en Memoria

Total

ALU (tipo-R)

250ps 200ps 250ps

- 200ps 900ps

lw 250ps 200ps 250ps

250ps 200ps 1.15ns

sw 250ps 200ps 250ps

250ps - 950ps

beq 250ps 200ps 450ps

j 250ps - 250ps

jal 250ps - 250ps 500ps

El mnimo tiempo de reloj se determina viendo que instruccin se realiza en un mayor periodo. De la tabla vemos que la instruccin load es la que ms se demora, por lo cual el

mnimo periodo de reloj es de ][15.1 ns .

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Para reducir el perodo de reloj del procesador, se propone eliminar de la direccin efectiva utilizada por las instrucciones lw/sw la constante de desplazamiento de 16 bits. As, la direccin de memoria de datos utilizada por estas instrucciones queda especificada nicamente por el contenido del registro rs. Para aquellas instrucciones que necesitan utilizar un desplazamiento, se utiliza una instruccin addi seguida de un lw/sw. Por ejemplo, la instruccin original lw $t7, 120($t5) se reemplaza por:

addi $a0, $t5, 120 lw $t7, ($a0)

Esta mejora implica que el tiempo de reloj de disminuya a ][9.0 ns .

b) Muestre las secciones de datos y control modificadas para soportar esta

nueva versin del procesador.

Seccin de Datos

Tipo Instruccin

Memoria de Instruccion

Lectura Banco de Registros

ALU Memoria de Datos

Escritura en Memoria

Total

lw 250ps 200ps 250ps 200ps 900ps

sw 250ps 200ps 250ps - 700ps

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Ac se muestra la nueva versin del procesador, en la cual se agreg un multiplexor ALU_lw/sw para que la instruccin lw/sw no tenga que pasar por la ALU ya que no se necesita sumar el inmediato a la direccin apuntada por el registro Rs.

Tabla de Seales de Control

RType ori lw sw beq j jal

RegDst 01 00 00 x x x 10

ALUSrc 0 1 x x 0 x x

MemtoReg 01 01 10 x x x 00

RegWrite 1 1 1 0 0 0 1

MemWrite 0 0 0 1 0 0 0

nPC _sel 00 00 00 00 01 10 10

ExtOp X 0 x x x x x

ALUctr RType Or x x Sub x x

Addlw X X 0 1 x x x

PLA del Control Principal

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c) Si el 30% de las instrucciones ejecutadas por el procesador en un benchmark dado son lw/sw, y la mitad de stos requieren un desplazamiento distinto de cero en la versin original del procesador, cul es la aceleracin del procesador modificado sobre el original? Tomando en cuenta que el programa tiene 100 instrucciones, entonces 15 instrucciones requieren ser ejecutadas en dos instrucciones c/u, lo que significa que de 100 instrucciones pasamos a un total de 115 instrucciones. Al realizar la mejora de la instruccin lw, se redujo el tiempo de ejecucin de la instruccin de 1.15[ns] a 0.9[ns], pero la instruccin sw hace que el periodo de reloj baje solamente hasta 0.95[ns], siendo este el nuevo periodo de reloj.

d) Qu porcentaje mximo de los lw deberan requerir un desplazamiento distinto de cero para que el procesador modificado tenga un mejor desempeo que el original?

Esto quiere decir que las instrucciones lw/sw que requieren un desplazamiento, es decir, realizar estas instruccin en dos, no debe superar el 27,77778% del total de instrucciones. Como el total de instrucciones lw es de 30% del total de instrucciones, para cualquier cantidad de instrucciones lw/sw con desplazamiento distinto de cero se tendr mejor desempeo que con respecto al original.

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Problema 2 Solucin

Seccin de datos

PLA control principal

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Tabla de seales de control Problema 3 Solucin:

Rtype ori andi lw sw beq stmax

RegDst 1 0 0 0 x x X

ALUSrc 0 0 1 1 1 0 1

MentoReg 0 0 0 1 x x x

RegWr 1 1 1 1 0 0 0

MemWr 0 0 0 0 1 0 1

nPC_sel 0 0 0 0 0 1 1

ExtOp x 0 0 1 1 x 1

ALUOp func or and add add sub Sub

Cont1 x x x 0 0 x 1

Cont2 x x 1 x x x 1

Cont3 0 0 0 0 0 0 1

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RTL Fsica:

1. IR IM[PC]; 2. A R[rs] ; B R[rt]; 3. S A+Sx(Imm16) ; PCPC+4; 4. A1 Mem[S]; SB+Sx(Imm16); M Mem[S]; 5. B1 Mem[S]; 6. ALU31(A1-B1) IF (ALU31 ==0) NEXT Fetch ; ELSE S A+Sx(Imm16);

M Mem[S]; Mem[S]M;

Tabla de seales de control:

1 2 3 4 5 6

RegDst x x x x x x

MentoReg x x x x x X

RegWr 0 0 0 0 0 0

MemWr 0 0 0 0 0 0

ExtOp x x 1 1 x 1

LDIR 1 0 0 0 0 0

LDA x 1 0 x x 0

LDB x 1 x 0 x X

ALUsrc x x 1 1 x 1

ALUCtr x x add add x add

LDS x x 1 1 0 1

LDM x x x 1 x 1

LDA1 x x x 1 0 X

LDB1 x x x 0 1 0

Memsrc x x x 0 0 1

Asrc x x 00 01 x 11

Bsrc x x x x x 1

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Problema 4

Solucin :

RTL fsica

1. IR IM[PC]

2. A R[rs] ; B R[rt] ;

3. A R[sp ] ; B R[fp] ;

4. S A-4 ;

5. M[S] B ; R[fp] S ; S A-8 ;

6. M[S] PC+4 ; S A-Imm16 ; A R[rs] ;

7. R[sp] S ; PC A ;

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Tabla de seales de control:

1 2 3 4 5 6 7

RegDst X X X X 3 X 2

ALUSrc X X X 2 3 1 X

MentoReg X X X X 1 X 1

RegWr 0 0 0 0 1 0 1

MemWr 0 0 0 0 1 1 0

ExtOp X X X X X 0 X

LDA X 1 1 0 0 1 X

LDB X 1 X X X X X

ALUCtr X X X sub sub sub X

LDS X X X 1 1 1 X

LDM X X X X X X X

PC X X 0 X X X 1