CURSO DE SISTEMAS DIGITALES SECUENCIALES

TRABAJO PRACTICO NÚMERO 2.

UNIDAD 2

Por:

Diego León Díaz Molina

CC:1020441426

Grupo: 299001_31

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA. UNAD – CEAD MEDELLIN

INTRODUCCIÓN

En este trabajo se evidencia el ejercicio de los temas abordados en la Unidad número 2 el cual consiste en la construcción de un circuito secuencial que permita en un display de siete segmentos la secuencia de diez números de manera cíclica. Para la realización de este trabajo se debe tener en cuenta el uso de los flip-flops J-K y un temporizador 555 para controlar el tiempo de la secuencia de los 15 números, que para este caso será de tres segundos en el diseño su utilizara Proteus con el fin de verificar la funcionalidad de nuestro circuito.

En este trabajo aplicamos los conocimientos de circuitería convencional y circuitos secuenciales de la primera unidad del módulo de sistemas secuenciales y la unidad 2, para desarrollar el circuito secuencial

Objetivo

Diseñar un circuito secuencial utilizando la circuitería convencional que muestre en un display de siete segmentos los números 2 – 4 – 6 – 8 – 0 – 12 – 14 – 15 – 13 – 11 – 9 – 7 – 5 – 3 – 1. Con un temporizador C555 con una frecuencia de oscilación de tres (3) segundos, de manera que cuando se inicie el circuito inicie la secuencia

DESCRIPCIÓN DEL PROBLEMA

Dar solución al siguiente problema: Diseñar un circuito secuencial que permita en un display de siete segmentos la secuencia de diez números de la siguiente forma cíclica. 2 – 4 – 6 – 8 – 0 – 12 – 14 – 15 – 13 – 11 – 9 – 7 – 5 – 3 – 1. Con un temporizador C555 con una frecuencia de oscilación de tres (3) segundos.

DISEÑO

Partes requeridas: 1. 555

2. Compuetas logicasAND y OR

3. Flip-flop tipo J-K

4. Decodificador binario de decimal

5. Display de 7 segmentos

6. Fuente de 5 Voltios DC

Componentes que se van a utilizar:

1. Compuertas lógicas TTL. 7408, 7432, 7414.

2. Flip Flop tipo D. 7473

3. Integrado LM 555

4. Alimentación de 5 Voltios

5. Resistencias de 140K, 150K, 330

6. Condensadores de 0.1uf, 10uf

7. Decodificador 74ls47

8. Display de 7 segmentos

Interpretación teórica de los componentes a utilizar

Compuerta lógica 7408 El TTL (Lógica Transistor - Transistor) 7408 es un circuito que contiene puertas lógicas AND. En las siguientes figuras se visualiza sus características

Compuerta lógica 7432 Este circuito integrado consta de 4 puertas OR de dos entradas con salida en Totem Pole. Su función es realizar la suma lógica de las dos variables de entrada.

Compuerta lógica 7414 Efectivamente el 74Ls14 es un disparador Schmitt, lo cual quiere decir que encuadra la señal de entrada, es decir toma ciertos valores de voltaje para un '0' lógico y otros para un '1' ; también cabe señalar que es un inversor.

Grafica 6 Representacion Grafica compuerta NOT

Flip Flop tipo D. 7473 Flip-Flop J-K El "flip-flop" J-K, es el más versátil de los flip-flops básicos. Tiene el carácter de seguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas, denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma el valor de J durante la subida del siguiente pulso de sincronismo. Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son ambos high (alto), entonces en la siguiente subida de clock la salida cambiará de estado. Puede realizar las funciones del flip-flop set/reset y tiene la ventaja de que no hay estados ambiguos. Puede actuar también como un flip-flop T para conseguir la acción de permutación en la salida, si se conectan entre sí las entradas J y K.

Esta aplicación de permutar el estado, encuentra un uso extensivo en los contadores binarios

Integrado LM 555El temporizador IC 555 es un circuito integrado (chip) que se utiliza en una variedad de aplicaciones y se aplica en la generación de pulsos y de oscilaciones. El 555 puede ser utilizado para proporcionar retardos de tiempo, como un oscilador, y como un circuito integrado flip-flop. Sus derivados proporcionan hasta cuatro circuitos de sincronización en un solo paquete. Descripción de las patillas del temporizador 555 Pines del 555.GND (normalmente la 1): es el polo negativo de la alimentación, generalmente tierra (masa). Disparo (normalmente la 2): Es donde se establece el inicio del tiempo de retardo si el 555 es configurado como monoestable. Este proceso de disparo ocurre cuando esta patilla tiene menos de 1/3 del voltaje de alimentación. Este pulso debe ser de corta duración, pues si se mantiene bajo por mucho tiempo la salida se quedará en alto hasta que la entrada de disparo pase a alto otra vez. Salida (normalmente la 3): Aquí veremos el resultado de la operación del temporizador, ya sea que esté conectado como monoestable, astable u otro. Cuando la salida es alta, el voltaje será el voltaje de alimentación (Vcc) menos 1.7 V. Esta salida se puede obligar a estar en casi 0 voltios con la ayuda de la patilla de reinicio (normalmente la 4).

Reinicio (normalmente la 4): Si se pone a un nivel por debajo de 0.7 Voltios, pone la patilla de salida a nivel bajo. Si por algún motivo esta patilla no se utiliza hay que conectarla a alimentación para evitar que el temporizador se reinicie. Control de voltaje (normalmente la 5): Cuando el temporizador se utiliza en el modo de controlador de voltaje, el voltaje en esta patilla puede variar casi desde Vcc (en la práctica como Vcc -1.7 V) hasta casi 0 V (aprox. 2 V menos). Así es posible modificar los tiempos. Puede también configurarse para, por ejemplo, generar pulsos en rampa. Umbral (normalmente la 6): Es una entrada a un comparador interno que se utiliza para poner la salida a nivel bajo. Descarga (normalmente la 7): Utilizado para descargar con efectividad el condensador externo utilizado por el temporizador para su funcionamiento. Voltaje de alimentación (VCC) (normalmente la 8): es la patilla donde se conecta el voltaje de alimentación que va de 4.5 V hasta 16 V. Multivibrador Astable Temporizador 555 en modo astable Este tipo de funcionamiento se caracteriza por una salida con forma de onda cuadrada (o rectangular) continua de ancho predefinido por el diseñador del circuito. El esquema de conexión es el que se muestra. La señal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2. La duración de estos tiempos depende de los valores de R1, R2 y C, según las fórmulas siguientes: t1=ln(2)⋅(R1+R2)⋅C [segundos] t1≈0,693⋅(R1+R2)⋅C t2=ln(2)⋅R2⋅C [segundos] t2≈0,693⋅R2⋅C La frecuencia con que la señal de salida oscila está dada por la fórmula:f≈10,693⋅C⋅(R1+2⋅R2) el período es simplemente: T=1f También decir que si lo que queremos es un generador con frecuencia variable, debemos variar la capacidad del condensador, ya que si el cambio lo hacemos mediante los resistores R1 y/o R2, también cambia el ciclo de trabajo o ancho de pulso (D) de la señal de salida según la siguiente expresión: D=R1+R2(R1+2⋅R2)

Hay que recordar que el período es el tiempo que dura la señal hasta que ésta se vuelve a repetir (Tb - Ta).

Diagrama de estados

Diagrama de estados en binario

2 4

6

8

0

12

141513

11

9

7

5

3

1

00100100

0110

1000

0000

1100

1110

11111101

1011

1001

0111

0101

0011

0001

0010

Tabla de Estados Presente Tabla de Estado Futuro

Secuencia deseada

Q3 Q2 Q1 Q0 Secuencia deseada

Q3 Q2 Q1 Q0

2 0 0 1 0 4 0 1 0 04 0 1 0 0 6 0 1 1 06 0 1 1 0 8 1 0 0 08 1 0 0 0 0 0 0 0 00 0 0 0 0 12 1 1 0 012 1 1 0 0 14 1 1 1 014 1 1 1 0 15 1 1 1 115 1 1 1 1 13 1 1 0 113 1 1 0 1 11 1 0 1 111 1 0 1 1 9 1 0 0 19 1 0 0 1 7 0 1 1 17 0 1 1 1 5 0 1 0 15 0 1 0 1 3 0 0 1 13 0 0 1 1 1 0 0 0 11 0 0 0 1 2 0 0 1 0

Tabla de los flip-flops

Estado Actual

Salida de Cada Estado

Estado Siguiente

Qn Qn+1 J k0 0 0 X0 1 1 X1 0 X 11 1 X 0

Qn es el estado actual del flip-flop Qn+1 es el estado futuro del flip-flop X indica los estados indiferentes del flip-flop. Para el flip-flop JK las entradas son precisamente J y K

Tabla de Estados para Cada Flip-Flop

Entradas para cada Flip FlopFF3 FF2 FF1 FF0

J3

K3

J2

K2

J1

K1

J0

K0

0 X 1 X X 1 0 X0 X X 0 1 X 0 X1 X X 1 X 1 0 XX 1 0 X 0 X 0 X1 X 1 X 0 X 0 XX 0 X 0 1 X 0 XX 0 X 0 X 0 1 XX 0 X 0 X 1 X 0X 0 X 1 1 X X 0X 0 0 X X 1 X 0X 1 1 X 1 X X 00 X X 0 X 1 X 00 X X 1 1 X X 00 X 0 X X 1 X 00 X 0 X 0 1 X 1

Mapas de Karnaugh y implementación con compuertas lógicas

F:1(~Q0*Q2)+(~Q0*Q1*Q3)+(Q0*~Q1*~Q2)+(~Q0*~Q1*~Q3)

F:2(~Q1*~Q2)+(~Q0*~Q2*~Q3)+(~Q0*Q2*Q3)+(~Q0*~Q1)

F:3(~Q1*~Q2)+(~Q0*Q3)+(~Q0*Q1)

F:4(~Q0*Q2*~Q3)+(~Q0*Q1*~Q2*Q3)+(~Q0*~Q1*Q2)+(Q0*~Q1*~Q2)+(~Q0*~Q1*~Q3)

F:5(~Q1*~Q2*~Q3)+(~Q0*Q2*~Q3)+(~Q0*Q1*~Q2*Q3)

F:6(~Q0*Q1*~Q3)+(~Q0*Q1*~Q2)+(Q0*~Q1*~Q2)+(~Q0*~Q2*~Q3)

F:7 (Q0*~Q1*~Q2)+(~Q0*Q1*~Q2)+(~Q0*~Q1*Q2)+(~Q0*Q1*~Q3)

Para poder configurar el timer 555 se requiere de los siguientes componentes, aplicando la formula T=T1+T2=0.693*(R1+2R2)*C1 (segundos

R1= 140 KΩ

R2= 150KΩ

C1= 10µF

T1=0.693*(R1+R2)*C1

T2=0.693*R2*C1

T=T1+T2=0.693*(R1+2R2)*C1 (segundos)

f=1/T=1.443/[(R1+2R2)*C1]

T 1=0.693∗(140KΩ+150kΩ )∗10 µF

T 1=2.0097 segundos

T 2=0.693∗150kΩ∗10µF

T 2=1.03 segundos

T=2.097+1.03

T=3.04 segundos

f= 13.04

=0.32

Conclusiones

Se demostró el aprendizaje de la unidad 2 con la puesta en práctica de temas como los mapas de Karnaugh, que sirven para simplificar las tablas de verdad y realizar el diseño de la compuertas lógicas.

Investigar y poner en practica circuitos como los Flip-Flops y los integrados timer 555 que nos damos cuenta que tienen cantidad de aplicaciones y funciones.