Traduccion Micro 8088

5/17/2018 Traduccion Micro 8088 - slidepdf.com

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80888-bit HMOS MICROPROCESADOR8088/8088-2 Y datos de 8 bits de interfaz de bus Y de 16 bits Arquitectura Interior

Y directo a la capacidad de direccionamiento de 1 Mbytede la Memoria Y la compatibilidad del software directo con 8086CPU Y 14-Word 16-bit del registro conjunto con laOperaciones simétricas Y 24 modos de direccionamiento del operando Y Byte, Word, y las operaciones del bloque Y 8-Bit y 16-bits con signo y sin signoOperaciones aritméticas en binario o decimal,Incluyendo multiplicar y dividir Y dos tasas de reloj:D5 8088 MHz paraD8 MHz para 8088-2 Y Disponible en EXPRESORango de temperatura de ÐStandardRango de temperatura de ÐExtendedEl Intel 8088 es un microprocesador de alto rendimiento implementado en canalN, carga agotamiento, silicio puerta la tecnología (HMO-II), y empaquetado en unpaquete CERDIP 40-pin. El procesador tiene atributos de ambos 8 - y losmicroprocesadores de 16 bits. No es directamente compatible con el software

8086 y 8080/8085 de hardware y periféricos.231456 ± 1Descripción PINLas descripciones siguientes de pasador de función son para sistemas de 8088,ya sea en mínima o máxima modo. El local autobús en estas descripciones es laconexión directa de interfaz de bus multiplexado para el 8088 (sin tener encuenta amortiguadores adicionales de autobús).AD7 Ad0 ± 9 ± 16 I / O DIRECCIÓN DE BUS DE DATOS: Estas líneas constituyenel multiplexado en tiempo memoria / IO dirección (T1) y datos (T2, T3, Tw, T4)del bus. Estas líneas son OFF HIGH activa y flotan en 3-estado durante el

reconocimiento de interrupción y bus local `` hold acknowledge''.A15 A8 ± 2 ± 8, 39 BUS o Dirección: Estas líneas proporcionan bits de ladirección del 8 al 15 para eltodo el ciclo de bus (T1 ± T4). Estas líneas no tienen que ser enganchada porALE que siguen siendo válidas.

A15 ± A8 están activos ALTA y el flotador de 3-estado OFFdurante el reconocimiento de interrupción y el bus local `` hold acknowledge''.



A17/S4, A16/S3A19/S6, A18/S5, 35 ± 38 O DIRECCIÓN / ESTADO: En T1, estosson los cuatro más importantes abordar líneas para las operaciones de memoria.Durante las operaciones de E / S, estas líneas son bajos. Durante la memoria yde E / S de operaciones, información de estado esdisponible en estas líneas durante T2, T3, Tw, y T4. S6 es siempre bajo. El estado

del bit indicador de interrupción de habilitación (S5) se actualiza en el alcomienzo de cada ciclo de reloj. S4 y S3 se codifican como se muestra.Esta información indica que registro de segmento está actualmente siendoutilizado para acceder a los datos.Estas líneas de flote de 3-estado desactivado durante el bus local `` holdacknowledge''.S3 S4 Características 0 (bajo) 0 Los datos alternativos 0 1 pila 1 (alto) 0 Código oNinguno 1 1 DatosS6 es 0 (bajo) RD 32 O LEER: Leer estroboscópica indica que el procesador estárealizando unde memoria o de E / S ciclo de lectura, dependiendo del estado del pin IO / M oS2. Esta señal se utiliza para leer los dispositivos que se encuentran en el localde 8088 autobús. RD es BAJA activo durante T2, T3 y Tw de cualquier ciclo delectura, y es garantiza que se mantienen altos en T2 hasta que el autobús localde 8088 ha flotado.Esta señal de flota en 3-estado OFF en `` hold acknowledge''. LISTO ESTOY LISTO22: es el reconocimiento de la memoria del requerido o de E / S dispositivo quese complete la transferencia de datos. La señal de RDY de memoria o de E / Sestá sincronizado por el generador de reloj 8284 para formar LISTO. Esta señales activa ALTO. La entrada de 8088 LISTO no essincronizada. El funcionamiento correcto no está garantizada si la puesta en

marcha y mantenerveces no se cumplen.18 INTR me Solicitud de interrupción: es una entrada de nivel provocado que semuestreadurante el último ciclo de reloj de cada instrucción para determinar si el elprocesador debe entrar en una operación de reconocimiento de interrupción. Asubrutina de vectores a través de una tabla de vectores de interrupción debúsqueda situada en la sistema de memoria. Se puede internamenteenmascarada por el software de restablecer el interrumpir bit de habilitación.INTR está sincronizado internamente. Esta señal está activa ALTO.

PRUEBA 23 PRUEBA I: La entrada es examinado por el tiempo de espera para laprueba'', `` la instrucción. Si el TEST entrada es baja, la ejecución continúa, de locontrario el procesador espera en un `` Estado de reposo''. Esta entrada sesincroniza internamente durante cada reloj ciclo en el borde delantero de CLK.

Tabla 1. Descripción Pin (Continuación)Símbolo Pin No. Nombre Tipo y Función NMI 17 me interrupción no



enmascarable: es una entrada de borde provocó lo que provoca una interrupciónde tipo 2. Una subrutina es a través de vectores para una búsqueda de vector deinterrupción tabla ubicada en la memoria del sistema. NMI no es enmascarableinternamente por software. Una transición desde una BAJO a ALTO inicia lainterrupción en el extremode la instrucción actual. Esta entrada se sincroniza

internamente.REINICIO 21 me RESET: hace que el procesador de terminar inmediatamente suactividad actual.La señal debe ser alta activa durante al menos cuatro ciclos de reloj.Reiniciaejecución, como se describe en la descripción del conjunto deinstrucciones, cuando se restablece bajos rendimientos. RESET está sincronizadointernamente.CLK 19 RELOJ I: proporciona la sincronización de base para el procesador y elcontrolador del bus. Es asimétrica con un ciclo de trabajo 33% para proporcionarsincronización interna optimizada.VCC 40 VCC: es el pin a5V g10% fuente de alimentación.GND 1, 20 GND: son los pines de tierra.MN / MX 33 me MÍNIMO / MÁXIMO: indica qué modo el procesador es para operarpulgLos dos modos se discuten en las secciones siguientes.Las descripciones siguientes de pasador de función son para el modo de mínimo8088 (es decir, MN / MX e VCC). Sólo el pasador funciones que son exclusivas demodo mínimo se describen; todas las funciones de pines otros son como se hadescrito anteriormente.Símbolo Pin No. Nombre Tipo y Función IO / M 28 S LÍNEA DE ESTADO: es unmodo de máxima S2 invertida. Se utiliza para distinguir una memoria de acceso

de un acceso de E / S. IO / M entra en vigor en la T4 antes de unciclo del bus yserá válida hasta la T4 final del ciclo (E / S de alta E, H eBAJO). IO / M flota en 3-estado OFF en bus local `` hold acknowledge''. WR 29 OESCRITURA: estroboscópica indica que el procesador está realizando unaescritura de memoria o escribirE / S del ciclo, dependiendo del estado de la señal IO / M. WR es activo para T2, T3, y Tw de cualquier ciclo de escritura. Es activo BAJO, y flota en OFF 3-estado en elbus local`` Hold acknowledge''. INTA 24 S INTA: se utiliza como un estroboscopio de

lectura para reconocimiento de interrupción ciclos. Es activo BAJO durante T2, T3y Tw de cada ciclo de reconocimiento de interrupción.ALE 25 LATCH dirección O ENABLE: es proporcionada por el procesador paraenganchar la dirección en una dirección pestillo. Se trata de un pulso de altaactividad durante el reloj baja de la T1 de cualquier autobús ciclo. Tenga encuenta que ALE no es flotante.DT / R 27 o Los datos de transmisión / recepción: Se necesita un sistema mínimoque desea utilizar



un transceptor de bus de datos. Se utiliza para controlar la dirección del flujo dedatos a través deltransceptor. Lógicamente, dt / R es equivalente a S1 en el modo de máxima, y suel tiempo es la misma que para IO / M (T e ALTO, R e BAJO). Esta señal flota a3-estado OFF en el local de `` hold acknowledge''. DEN 26 O DATOS ENABLE: se

ofrece como una habilitación de salida para el transceptor de bus de datos en unmínima del sistema que utiliza el transceptor. DEN DE BAJA es activa encadamemoria y el acceso de E / S, y para los ciclos INTA. Para un ciclo de lecturao INTA, es activo desde la mitad de T2 hasta la mitad de T4, mientras que paraun ciclo de escritura, es activo desde el comienzo de T2 hasta la mitad de la T4.DEN flota en 3-estado OFF en bus local `` hold acknowledge''.Tabla 1. Descripción Pin (Continuación)Símbolo Pin No. Nombre Tipo y FunciónHOLD,HLDA

31, 30 I, O RETENER: Se indica que otro maestro solicita un autobús urbano'', `` tienen. Paraser reconoció, las posiciones deben activo alto. El procesador recibe la bodega ``''solicitud emitirá HLDA (ALTO) como un acuse de recibo, en medio de una o T4Ti ciclo de reloj. Simultáneamente con la emisión de HLDA el procesador va a flotar el autobús local y líneas de control. Después de HOLD se detectó como BAJA, el procesador disminuye HLDA, y cuando el procesador tiene que ejecutar otro ciclo que,volverá a conducir el autobús local y líneas de control. HOLD y HLDA tener una antenainterna resistencias pull-up.En espera no es una entrada asíncrona. Sincronización externa debe proporcionarse en lael sistema de otro modo no puede garantizar el tiempo hasta conjunto.

SSO 34 LÍNEA DE ESTADO O: es lógicamente equivalente a SO en el modo de máxima. Lacombinación de SSO, IO / M y DT / R permite el sistema para decodificar completamente elde bus actual estado del ciclo.IO / M DT / R Características de SSO1 (alto) 0 0 de reconocimiento de interrupción1 0 1 Lea Puerto I / O1 1 0 Escribir Puerto I / O1 1 1 Halt0 (bajo) 0 0 Código de Acceso

0 0 1 Leer memoria0 1 0 escritura en la memoria0 1 1 pasivaLas descripciones siguientes de pasador de función son para el sistema 8088/8288 en modomáximo (es decir, MN / MX electrónicoGND). Sólo las funciones de las patillas que son exclusivos de modo máximo se describen;todas las funciones de pines otros son como



se ha descrito anteriormente.Símbolo Pin No. Nombre Tipo y FunciónS2, S1, S0 26 ± 28 ESTADO O: es activa durante el reloj de alta de T1 T4, y T2, y sedevuelve alestado pasivo (1,1,1) en T3 o en Tw, cuando LISTO es ALTA. Este estado es

utilizado por el controlador de bus 8288 para generar toda la memoria y de E / S de control deaccesoseñales. Cualquier cambio por S1 S2, o S0 durante T4 se utiliza para indicar el comienzode un ciclo de bus, y el retorno al estado pasivo en T3 y Tw se utiliza paraindicar el final de un ciclo de bus.Estas señales flotan en 3-estado desactivado durante la `` hold acknowledge''. Durante la primeraciclo de reloj después de RESET se activa, estas señales son ALTO activo. Después deeste reloj en primer lugar, que flotan en OFF 3-estado.

S2 S1 S0 Características0 (bajo) 0 0 Reconocer interrupción0 0 1 Lea Puerto I / O0 1 0 Escribir Puerto I / O0 1 1 Halt1 (alto) 0 0 Código de Acceso1 0 1 Leer memoria1 1 0 escritura en la memoria1 1 1 pasiva4



Tabla 1. Descripción Pin (Continuación)Símbolo Pin No. Nombre Tipo y Función

RQ/GT0,RQ/GT130, 31 E / S de demanda / concesión: Los pasadores son utilizados por otros maestros deautobuses locales para obligar a la procesador para liberar el bus local al final del bus de corriente del procesador ciclo. Cada pin es bidireccional con RQ/GT0 tener mayor prioridad que RQ /GT1. RQ / GT cuenta con un pull-up interna resistencia, por lo que puede dejarse sinconectar.La secuencia de demanda / concesión es de la siguiente manera (Ver Figura 8):1. Un pulso de un CLK variedad de otro maestro del bus local indica un localsolicitud de autobús (`` hold'') para el 8088 (pulso 1).

2. Durante un ciclo de reloj T4 o TI, un pulso un reloj amplia de 8088 a lasolicita maestro (pulso 2), indica que el 8088 ha permitido que el local deautobús a flotar y que va a entrar en el `` hold acknowledge Estado'' en la próximaCLK. La unidad de interfaz de bus de CPU se desconecta lógicamente desde lo localautobús durante `` hold acknowledge''. Las mismas reglas que para HOLD / Holda se aplicancomo para cuando el bus está liberado.3. Un pulso una gama CLK desde el maestro solicitante indica al 8088(Pulso 3) que el estado `` hold'' solicitud está a punto de finalizar y que el 8088 puederecuperar el autobús urbano en la próxima CLK. La CPU entra entonces en la T4.Cada cambio de maestro-maestro del bus local es una secuencia de tresimpulsos. Debe haber un ciclo de reposo después de cada cambio de CLK autobús. Pulsos

de baja actividad.Si la petición se hace mientras la CPU está realizando un ciclo de memoria, lo haráliberar el bus local durante T4 del ciclo cuando todas las condiciones siguientesse cumplen los requisitos:1. Solicitud ocurre en o antes de T2.2. El ciclo actual no es el bit menos significativo de una palabra.3. El ciclo actual no es el primero reconoce de un reconocimiento de interrupciónsecuencia.



4. Una instrucción de bloqueo no se está ejecutando actualmente.Si el autobús local está inactivo cuando la solicitud se hace a los dos los posibles actossiguen:1. Autobús local se dará a conocer durante el siguiente ciclo de reloj.2. Un ciclo de memoria se iniciará dentro de los 3 relojes. Ahora las cuatro reglas de un

momentociclo de la memoria activa se aplican con el número de la condición 1 ya está satisfecho.BLOQUEO DE 29 O BLOQUEO: indica que otros maestros del bus de sistema no son paraganar el control del bus del sistema mientras el bloqueo está activo (bajo). La señal de bloqueo es activado por el ``'' LOCK instrucción de prefijo y se mantiene activo hasta la finalización de lala siguiente instrucción. Esta señal es activa baja, y flota a tres fuera de estado en estado ``holdReconocemos''.QS1, QS0 24, 25 estado de la cola S: proporcionar el estado para permitir el rastreo externode lo interno

8088 instrucciones cola.El estado de la cola es válida durante el ciclo de CLK después de lo cual la colaoperación se realiza.QS1 QS0 Características0 (bajo) 0 No hay operación0 1 Primer byte de código de operación de la cola1 (Alta) 0 vacía la cola de1 1 byte subsiguiente de la colaD 34 pin 34 es siempre alto en el modo de máxima.5



DESCRIPCIÓN DEL FUNCIONAMIENTOOrganización de la memoriaEl procesador proporciona una dirección de 20-bits a la memoriaque localiza el byte que se hace referencia. La memoriaestá organizada como una matriz lineal de hasta 1 millón

bytes, dirigidas a 00000 (H) a FFFFF (H). lala memoria se divide lógicamente en código, datos, extradatos, y los segmentos de pila de hasta 64 bytes cada uno,con cada segmento que cae en límites de 16 bytes(Ver Figura 3). Todas las referencias a memoria se realizan con respecto a direcciones basecontenida en los registros de alta velocidad del segmento.Los tipos de segmentos fueron elegidos basados en el direccionamientonecesidades de los programas. El registro de segmentopara ser seleccionados se selecciona automáticamente de acuerdo conlas reglas de la tabla siguiente. Toda la información en una

participación en el segmento tipo de los mismos atributos lógicos (por ejemplo,código o de datos). Al estructurar memoria en reubicableáreas de características similares y por automáticamentela selección de registros de segmento, los programas sonmás corto, más rápido y mejor estructurado.Word (16-bit) operandos pueden estar ubicados en pares olímites impares de direcciones. Para operandos de direcciones y datos,el byte menos significativo de la palabra se almacenaen la ubicación de la dirección de menor valor y la mayor parte de labyte más significativo en la posición de dirección de orden superior.

La UIB se ejecutará automáticamente dos a buscar o escribirciclos de 16-bits operandos.segmento de memoriaSegmento de la regla de selecciónDe referencia utilizado registro utilizadoInstrucciones de código (CS) automática con todos los prefetch de instrucciones.STACK pila (SS) Todos pila empuja y hace estallar. las referencias de memoriaen relación con BP base de registro, salvo las referencias de datos.



Datos locales de datos (DS) hace referencia a los datos cuando: relativa a la pila,destinode la operación de cadena, o explícitamente anulado.Externa (global) de datos EXTRA (ES) Destino de las operaciones de cadena:seleccionado explícitamente

utilizando un segmento de anulación.6

Ciertos lugares de la memoria están reservados para concretoOperaciones de la CPU (Ver Figura 4). Localización de las direccionesFFFF0h través FFFFFH se reservan paraoperaciones, incluyendo un salto a la inicialización del sistema inicial derutina. Después de RESET, la CPU siemprecomenzar su ejecución en el lugar donde la FFFF0h

salto debe ser localizado. Ubicaciones 00000H a través003FFH están reservados para las operaciones de interrupción. Fourbytepunteros que consisten en una dirección de segmento de 16-bity una de 16 bits dirección de desplazamiento de flujo del programa directamenteauno de los 256 posibles rutinas de servicio de interrupción.Los elementos de puntero se supone que han sidoalmacenada en sus respectivos lugares en la memoria reservadaantes de la aparición de las interrupciones.Modos de mínimos y máximosLos requisitos para el apoyo mínimo y máximo8088 sistemas son lo suficientemente diferentes queno se puede hacer de manera eficiente con 40 define únicamentepasadores. En consecuencia, el 8088 está equipado conun pasador de correa (MN / MX) que define el sistema con-231.456 ± 4Figura 4. Lugares de memoria reservadosfiguración. La definición de un cierto subconjunto de lapasadores cambios, depende de la condición delcorrea de alfiler. Cuando el pin MN / MX está atado a GND,el 8088 se define en los pins del 24 al 31 y 34 de máxima

modo. Cuando el pin MN / MX está atado aVCC, el 8088 genera señales del bus de control en sí sobrepasadores 24 a través de 31 y 34.El modo de mínimo 8088 se puede utilizar ya sea con unmultiplexado o demultiplexada autobús. El multiplexadoconfiguración de bus es compatible con el MCS-85multiplexada periféricos de bus. Esta configuración (VéaseFigura 5) proporciona al usuario un chip mínimo



contar con el sistema. Esta arquitectura proporciona el 8088potencia de procesamiento en una forma altamente integrada.El modo demultiplexada requiere un pestillo (para 64K direccionamiento) o dos cierres (por un megabyte dedireccionamiento). Un pestillo tercero puede ser utilizado para el

almacenamiento temporal, sila carga del bus de direcciones así lo requiere. Un transceptor También se puede usar si buffer de bus de datos se requiere(Ver Figura 6). El 8088 dispone de DEN y DT / R paracontrolar el transceptor, y ALE para trabar las direcciones.Esta configuración del modo mínimoproporciona la estructura estándar demultiplexada autobúscon almacenamiento en búfer de autobuses pesados y se relajan los requisitosde tiempo de bus.El modo de máxima emplea el controlador de bus 8288(Ver Figura 7). Las líneas de 8288 decodifica el estadoS0, S1 y S2, y proporciona el sistema con todos los autobusesseñales de control. Al mover el control del bus a la 8288proporciona una mejor capacidad de fuentes y sumideros de corriente delas líneas de control y libera a los 8088 pines para ampliadacaracterísticas grandes del sistema. Hardware de bloqueo, la colaestado, y dos de solicitud / donación interfaces sepor el 8088 en el modo de máxima. Estas característicaspermiten co-procesadores de bus local y bus remotoconfiguraciones.7



ING en el sentido del bus durante las operaciones de lectura. Enel caso de que una indicación'' `` NO LISTO se dadirigida por el dispositivo, `` wait'' estados (Tw) se insertanentre T3 y T4. Cada `` inserta esperar''Estado es de la misma duración que un ciclo de CLK. Períodospuede ocurrir entre 8088 ciclos de bus impulsadas. Estosse conocen como `` inactivo'' estados (Ti), o inactivo CLK

ciclos. El procesador utiliza estos ciclos para los internosservicio de limpieza.Durante la T1 de cualquier ciclo de bus, la ALE (latch de direccioneshabilitar) la señal se emite (ya sea por el procesador oel controlador de bus 8288, dependiendo de la MN / MXcorrea). En el borde de salida de este pulso, una dirección váliday cierta información de estado para el ciclopuede ser asegurada.Los bits de estado S0, S1 y S2 son utilizados por el controlador de bus,en el modo de máxima, para identificar el tipo de bustransacción de acuerdo a la siguiente tabla:S2 S1 S0 Características0 (bajo) 0 0 Reconocer interrupciónLea 0 0 1 E / S0 1 0 Escribir E / S0 1 1 Halt1 (alto) 0 0 Fetch de Instrucción1 0 1 Los datos leídos desde la memoria1 1 0 Datos escriben en la memoria1 1 1 pasivo (sin ciclo de bus)Bits de estado S3 a S6 se multiplexan con un alto

bits de orden de direcciones y por lo tanto son vigentes en el momento T2a través de T4. S3 y S4 indicar qué registro de segmentoSe utilizó para este ciclo de bus en la formación de la direcciónde acuerdo con la tabla siguiente:S3 S4 Características0 (bajo) 0 Los datos alternativos (segmento extra)0 1 pila



1 (alto) 0 Código o Ninguno1 1 DatosS5 es un reflejo de la interrupción PSW bit de habilitación. S6es siempre igual a 0.E / S Direccionamiento

En el 8088, las operaciones de E / S puede direccionar hasta unmáximo de 64K de E / S registros. La dirección de E / S apareceen el mismo formato que la dirección de memoria enlas líneas de autobús A15 ± A0. La dirección de las líneas A19 ± A16 soncero en las operaciones de E / S. La variable de E / S las instrucciones,que el uso de registro DX como un puntero, tienen la dirección completacapacidad, mientras que los directos de E / S instrucciones directamenteuna dirección o dos de los 256 E / S ubicaciones byte enla página 0 del espacio de direcciones de E / S. Puertos E / S se tratande la misma manera como posiciones de memoria.Los diseñadores familiarizados con el 8085 o de acondicionamiento de8085 el diseño debe tener en cuenta que las direcciones de 8085I / O con una dirección de 8-bits en ambas mitades de la 16 -bits de bus de direcciones. El 8088 utiliza un completo de 16 bits de la direcciónen sus líneas inferiores de dirección 16.Interfaz externaRestablecer el procesador y la inicializaciónInicialización del procesador o la puesta en marcha sea llevado a cabocon la activación (ALTO) de la clavija RESET. El 8088RESET se requiere para ser elevado para mayor que cuatrociclos de reloj. El 8088 terminará operaciones sobre

el límite superior curso de RESET y permanecerá latentemientras RESET es ALTA. El bajo continuotransición de RESET desencadena una secuencia de restablecimiento internodurante aproximadamente 7 ciclos de reloj. Después de esteintervalo de los 8088 funciona con normalidad, comenzando conla instrucción en FFFF0h lugares absolutos (véaseFigura 4). La entrada RESET está internamente sincronizadoal reloj del procesador. En la inicialización, el Altopara la transición BAJA de RESET debe ocurrir tan pronto comode 50 ms después del encendido, para permitir la inicialización completa

de los 8088.NMI afirmado antes de la segunda reloj después del final delRESET no serán aceptadas. Si se afirma después del INMese punto y durante la secuencia de reinicio interno,el procesador puede ejecutar una instrucción antes derespuesta a la interrupción. A solicitud de reserva activainmediata tras la restauración será homenajeado antes de laprimera instrucción fetch.



Todas las salidas 3-estado flotando a 3-estado desactivado durante laRESET. El estado es activo en el estado inactivo durante la primerareloj después de RESET se activa y entonces flotaen OFF 3-estado. ALE y HLDA son conducidos bajo.Interrumpir las operaciones

Las operaciones de interrupción se dividen en dos clases: el software ode hardware iniciado. El software iniciado interrumpey aspectos del software de las interrupciones de hardware sonespecificado en la descripción del conjunto de instrucciones en el88 iAPX libro o manual del iAPX 86,88 usuario.Las alarmas de proceso se pueden clasificar como no enmascarableo enmascarable.11



Las interrupciones como resultado una transferencia de control a un nuevoprograma

ubicación. A 256 elemento de la tabla que contiene la direcciónpunteros a las ubicaciones de los programas de servicio de interrupciónreside en lugares absolutos 0 a través de 3FFH(Ver Figura 4), que están reservados para este propósito.Cada elemento de la tabla es de 4 bytes de tamaño y correspondea una interrupción de tipo ``.'' Un dispositivo de interrupción desuministra un número del tipo de 8-bits, durante la interrupciónreconocer la secuencia, que se utiliza para vectora través del elemento apropiado para la nueva interrupciónservicio de ubicación del programa.

Interrupción no enmascarable (NMI)El procesador proporciona una única interrupción no enmascarable(NMI) pasador que tiene mayor prioridad que elpetición de interrupción enmascarable (INTR) pines. Un uso típicosería para activar una rutina fallo de alimentación. LaNMI es edge-triggered en una transición baja a alta.La activación de este pin provoca un tipo de interrupción 2.NMI se requiere tener una duración en el estado ALTOsuperior a dos ciclos de reloj, pero no se requiereque se sincroniza con el reloj. Más arriba vatransición de NMI está enganchada en el chip y será mantenidoal final de la instrucción en curso o entremueve enteros (2 bytes en el caso de movimientos de palabras) deuna instrucción tipo de bloque. Peor de los casos la respuesta a laMNI sería para multiplicar, dividir, y el cambio de la variableinstrucciones. No hay ninguna especificación sobre la ocurrenciadel borde inferior en curso, ya que puede ocurrir antes,durante, o después de la reparación de NMI. Otro highgoingel borde provoca otra respuesta si se produce despuésel inicio del procedimiento de NMI. La señal debeestar libre de picos lógicos en general y estar libre de

rebotes en el borde de baja va a evitar que se desencadenerespuestas extrañas.Interrupción enmascarable (INTR)El 8088 ofrece una única entrada de solicitud de interrupción(INTR) que puede ser enmascarada por el software internamentecon la reposición de la habilitación de interrupción (IF) bit de bandera.La señal de petición de interrupción es nivel disparada. Essincronizado internamente durante cada ciclo de reloj en



el límite superior curso de CLK. Para ser respondido,INTR debe estar presente (ALTO) durante el período de relojanterior al final de la instrucción en curso o elfinal de un movimiento conjunto para un tipo de bloque de instrucciones.Durante la secuencia de respuesta de interrupción, las interrupciones más

están desactivados. El bit de habilitación se restablece como parte dela respuesta a cualquier interrupción (INTR, NMI, el softwareinterrumpir o solo paso), a pesar de registro FLAGSque es automáticamente inserta en la pila reflejael estado del procesador antes de la interrupción.Hasta que el registro de viejas banderas se restablece, elbit de habilitación será cero a menos que específicamente establecida por uninstrucción.Durante la secuencia de respuesta (Ver Figura 9) elprocesador ejecuta sucesivamente dos (back to back)interrumpir reconocer ciclos. El 8088 emite laSeñal de bloqueo (el modo de máxima sólo) desde la T2 de laciclo del bus primero hasta el T2 de la segunda. Un autobús local`` Hold request'' No se aceptarán hasta el final deel ciclo del segundo autobús. En el segundo ciclo de bus, unabytes se obtienen de el sistema de interrupción externa(Por ejemplo, 8259A CFP), que identifica la fuente (tipo)de la interrupción. Este byte se multiplica por cuatro yutilizado como un puntero en la búsqueda de vector de interrupciónmesa. Una señal INTR dejó ALTO será continuamenterespuesta dentro de las limitaciones del bit de habilitación

y muestra período. La instrucción de retorno de interrupciónincluye un pop banderas que devuelve el estado de lainterrupción original bit de habilitación cuando se restaura elbanderas.HALTCuando una instrucción HALT el software se ejecuta, elprocesador indica que está entrando en el estado de detenciónen una de dos maneras, dependiendo de qué modo esatado. En el modo mínimo, el procesador cuestionesALE, un retraso de un ciclo de reloj, para permitir que el sistema

para enganchar el estado alto. Detener el estado está disponiblede IO / M, DT / R, y SSO. En el modo de máxima, ellas cuestiones de estado del procesador HALT apropiada en S2,S1 y S0, y los números 8288 controlador de bus unoALE. El 8088 no va a salir del estado HALT cuando unespera de autobuses locales se introduce mientras que en HALT. En este caso,las reediciones del procesador el indicador HALT en elextremo de la bodega de bus local. Una petición de interrupción o



RESET, se fuerce el 8088 fuera del estado HALT.Leer / modificar / escribir (semáforo)Operaciones a través de LOCK La información de estado BLOQUEO es proporcionada por elprocesador cuando ciclos consecutivos de bus se requieren

durante la ejecución de una instrucción. Esto permiteel procesador para realizar lectura / modificación / escritura operacionesen la memoria (a través del intercambio de `` se registra en ella memoria'' de instrucción), sin otro bus de sistemadominar recibir intervinientes ciclos de memoria. Esútil en configuraciones de sistema multiprocesador para lograr`` Prueba y operaciones de conjuntos de bloqueo''. El SEGUROse activa una señal (BAJO) en el siguiente ciclo de relojdecodificación de la instrucción prefijo LOCK. Se desactivaal final del ciclo de bus último de la instruccióntras el prefijo LOCK. Mientras el bloqueo está activado,una solicitud en un pin RQ / GT será grabado, y luegohonor al final de la cerradura.12



Sincronización externa a través de TESTComo una alternativa a las interrupciones, el 8088 ofrece unaun solo software comprobable pin de entrada (TEST). Esta entradase utiliza mediante la ejecución de una instrucción WAIT. El singleESPERE instrucción se ejecuta repetidamente hasta que el

Entrada de prueba se activa (LOW). La ejecución deWAIT no consume ciclos de bus una vez que la colaestá lleno.Si una solicitud local de autobuses se produce durante la ejecución de ESPERA,el 8088 de 3 estados de todos los controladores de salida. Si las interrupciones sonhabilitado, el 8088 reconocerá interrumpe y el proceso deellos. La instrucción WAIT es entonces re-cargada,y reejecutar.El tiempo del sistema básicoEn el modo mínimo, el pasador MN / MX está atado aVCC y el procesador emite señales del bus de control

compatible con la estructura del bus 8085. En la máximamodo, el pin MN / MX está atado a GND y el procesador emite información de estado codificada que el8288 controlador de bus utiliza para generar MULTIBUScompatibles señales del bus de control.Sistema Sistema TimingÐMinimum(Ver Figura 8)El ciclo de lectura comienza en la T1 con la afirmación de la pestillo de la dirección de habilitación (ALE) de la señal. El final (de baja borde curso) de esta señal se utiliza para enganchar la direccióninformación, que es válido en la dirección /

bus de datos (AD0 ± AD7) en este momento, en el8282/8283 del pestillo. Las líneas de dirección A8 A15 a través de lono necesitan ser enganchada, ya que permanecen válidasen todo el ciclo de bus. De T1 a la T4 de la IO / Mseñal indica una memoria o de E / S operación. En T2la dirección se elimina del bus de direcciones / datosy el bus va a un estado de alta impedancia. Laleer la señal de control se afirma también en la T2. La lectura(DR) de la señal hace que el dispositivo dirigida al activar sus conductores de bus de datos en el bus local. Algún tiempo después,datos válidos estará disponible en el autobús y se dirigió a ladispositivo impulsar la línea de alta LISTO.Cuando el procesador devuelve la señal de lectura a unAlto nivel, el equipo se dirigió de nuevo 3-statesus conductores de autobuses. Si un transceptor se requiere para amortiguar el bus de 8088 locales, las señales de DT / R y DEN se proporcionan por el 8088.Un ciclo de escritura también comienza con la afirmación de la ALEy la emisión de la dirección. La señal IO / M esnuevamente afirmado para indicar una memoria o escribir E / S



operación. En T2, inmediatamente después de la direcciónemisión, el procesador emite los datos a escribir en la posición direccionada. Estos datos sigue siendo válidahasta al menos la mitad de la T4. Durante T2, T3, yTw, el procesador afirma la señal de control de escritura.

La escritura (WR) de la señal se activa al iniciode T2, en oposición a la lectura, que se retrasaun poco a la T2 para dar tiempo a que el autobúsflotar.13



La diferencia básica entre el reconocimiento de interrupciónciclo y un ciclo de lectura es que el reconocimiento de interrupción(INTA) de la señal que se afirma en el lugar de lalectura (RD) de la señal y el bus de direcciones es flotante.(Ver Figura 9) En el segundo de los dos sucesivos INTA

ciclos, un byte de información se lee a partir de los datosautobús, tal como se suministra por la lógica del sistema de interrupción (es decir Prioridad de controlador de interrupciones 8259A). Este byte identificala fuente (tipo) de la interrupción. Se multiplica por cuatro y se utiliza como un puntero en el vector de interrupcióntabla de búsqueda, como se describió anteriormente.Bus Complejidad TimingÐMediumSistemas de(Ver Figura 10)Para los sistemas de complejidad media, el pin MN / MX esconectado a tierra y es el controlador de bus 8288

añadir al sistema, así como un pestillo para enclavamientola dirección del sistema, y un transceptor para permitir bus de carga mayor que el 8088 es capaz de manejar.Las señales ALE, DEN, y DT / R se generan por la 8288 en lugar del procesador en esta configuración,aunque su temporización se mantiene relativamente elmisma. Las salidas de estado de 8088 (S2, S1 y S0) proporcionantipo de información del ciclo y convertirse en 8288 entradas.Esta información de ciclo de bus especifica lectura(Código, datos, o de E / S), escritura (de datos o de E / S), de reconocimiento de interrupción,o software de detenerse. Los problemas de 8288 por lo tanto,

señales de control que especifican la memoria de lectura o escritura, E / Sleer o escribir, o de reconocimiento de interrupción. El 8288ofrece dos tipos de luces estroboscópicas de escritura, normal y avanzada,que deben aplicarse según sea necesario. La escritura normalestroboscopios tienen datos válidos en la vanguardia de la escritura.El flash de escritura avanzadas tienen el mismo plazocomo leer flashes, y por lo tanto, los datos no es válida en elel borde de ataque de la escritura. El transceptor recibe elcostumbre T y las aportaciones de la OE DT del 8288 de / R ySalidas de DEN.El puntero en la tabla de vector de interrupción, que esaprobada durante el ciclo de INTA en segundo lugar, se puede derivar a partir de un 8259A situado ya sea en el bus local o elsistema de bus. Si la interrupción principal prioridad 8289Acontrolador se coloca en el bus local, una compuerta TTLse requiere para desactivar el transceptor al leer del 8259A maestro durante el reconocimiento de interrupciónsecuencia y el software ``'' encuesta.La comparación con el 8088 8086La CPU 8088 es un procesador de 8-bits diseñado



alrededor de la estructura interna 8086. La mayoría de internosfunciones de la 8088 son idénticos a los equivalentes8086 funciones. El 8088 maneja el bus externode la misma manera el 8086 lo hace con la distinción demanipulación sólo 8 bits a la vez. Dieciséis bits operandos

se obtienen o por escrito en dos ciclos de bus consecutivos.Ambos procesadores aparecerá idéntica a la del softwareingeniero, con la excepción del tiempo de ejecución. Lainterna estructura de registro es idéntico y todas las instruccionestienen el mismo resultado final. Las diferencias entreel 8088 y 8086 se detallan a continuación. Laingeniero que no está familiarizado con el 8086 se refierea la iAPX 86, 88 Manual de Usuario, los capítulos 2 y 4, para la descripción de la función y la información del conjunto de instrucciones.Internamente, hay tres diferencias entreel 8088 y 8086 de la. Todos los cambios están relacionados con

el 8-bits bus de interfaz.# La longitud de la cola es de 4 bytes en el 8088, mientras quela cola de 8086 consta de 6 bytes, o tres palabras.La cola se acortó para evitar el uso excesivo deel autobús por la UIB, cuando la obtención previa de instrucciones.Esto fue necesario debido al tiempo adicionalnecesario para buscar instrucciones 8 bits a la vez.# Para optimizar aún más la cola, el algoritmo de la obtención previase ha cambiado. La BIU 8088 obtendrá unanueva instrucción para cargar en la cola cada vez quehay un agujero byte 1 (espacio disponible) en el

cola. El 8086 espera hasta que un espacio 2-byte esdisponible.# El tiempo de ejecución interna del conjunto de instruccionesse ve afectada por la interfaz de 8-bits. Todos los 16-bits obtieney escribe desde / a memoria tienen un adicional decuatro ciclos de reloj. La CPU está también limitada por elvelocidad de instrucción recupera. Este último problemasólo se produce cuando una serie de operaciones simplesocurrir. Cuando las instrucciones más sofisticadasdel 8088 están siendo utilizados, la cola tiene tiempo parallenar y la ejecución procede tan rápido como la ejecuciónunidad permitirá.El 8088 y 8086 son totalmente compatibles con el softwareen virtud de sus unidades de ejecución idénticas.El software que es dependiente del sistema puede no ser completamentetransferibles, pero el software que no es el sistema dedependiente funcionará igual de bien en un 8088y una. 8086La interfaz de hardware del 8088 contiene la mayor diferencias entre las dos CPUs. Las asignaciones de los pines



son casi idénticos, sin embargo, con la siguientecambios funcionales:# A8 ± pines A15ÐThese sólo se ocupaban de los productosen la 8088. Estas líneas de dirección están memorizados internamentey siguen siendo válidos a través de un ciclo de bus

de una manera similar a la dirección 8085 superior líneas.# BHE no tiene ningún significado en el 8088 y ha sidoeliminado.

SSO ofrece la información de estado para que en elmodo mínimo. Esta salida se produce en la clavija 34 en



modo mínimo solamente. DT / R, IO / M, y SSO proporcionanel estado del bus completa en modo mínimo.# IO / M ha sido invertido para ser compatible con elMCS-85 estructura de bus.ALE # se retrasa por un ciclo de reloj en el mínimo

al entrar en el modo de HALT, para permitir que elde estado para ser enganchada con ALELas clasificaciones máximas ABSOLUTA *Temperatura ambiente bajo el sesgo de ÀÀÀÀ0 § C a a70 § CLa temperatura de la caja (de plástico) ÀÀÀÀÀÀÀÀÀ0 § § C a A95 CCaso de temperatura (CERDIP) ÀÀÀÀÀÀÀÀ0 § § C a A75 CTemperatura de almacenamiento ÀÀÀÀÀÀÀÀÀÀb65 § § C a C A150Tensión en cualquier pin conRespecto a la tierra de ÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀb1.0 A7VPower Watt DissipationÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀ2.5AVISO: Esta es una hoja de datos de producción. Las especificaciones

están sujetas a cambios sin previo aviso.* ADVERTENCIA: Haciendo hincapié en el dispositivo más allá de la absoluta ``'' Los valores máximos pueden causar daños permanentes.Estas son las clasificaciones de tensión solamente. Operación más allá del`` Las condiciones de operación'' no se recomienda y se extendióla exposición más allá de las condiciones de operación ``'' puede afectar a la fiabilidad del dispositivo.D.C. CARACTERÍSTICAS(TA e 0 § C a 70 § C, TCASE (de plástico) e 0 § C a 95 § C, TCASE (CERDIP) e 0 § C a 75§ C,TA e 0 § C a 55 § C y TCASE e 0 § C a 75 § C durante P8088-2 sólo

TA está garantizada siempre y cuando no se exceda TCASE)(VCC 5V e g10% para 8088, e 5V VCC% g5 para 8088-2 y extendido de temperaturaEXPRESS)Símbolo de los parámetros Min Max Unidades de condiciones de pruebaVIL Bajo voltaje de entrada V ± 0.8 b0.5 (Nota 1)VIH de entrada de alto voltaje 2,0 V VCC un 0,5 (Notas 1, 2)VOL salida de Baja Tensión 0,45 V e IOL 2,0 mAVOH de salida de alto voltaje de 2,4 V OUI B400 mACPI 8088 340 mA TA e 25 § CFuente de alimentación de corriente: 8088-2 350P8088 250ILI de entrada de corriente de fuga del G-10 mA 0VsVIN s VCC (Nota 3)OIT de salida y entrada / salida de corriente de fuga del G-10 mA 0.45V s VOUT s VCCVCL reloj de entrada de bajo voltaje b0.5 ± 0.6 VReloj VCH de entrada de alto voltaje 3,9 VCC una V 1.0Si CIN Capacidad del buffer de entrada 15 pF fc e 1 MHz(Todo Excepto entradaAd0 ± AD7, RQ / GT)CIO Capacidad de E / S de búfer 15 pF fc e 1 MHzAd0 ± AD7, RQ / GT)



NOTAS:1. VIL probado con MN / MX 0V Pin eVIH probado con MN / MX 5V Pin eMN / MX Pin Pin es una correa de2. No es aplicable a RQ/GT0 y RQ/GT1 Pins Pines 30 y 31)

3. HOLD y HLDA ILI min e 30 mA, 500 mA Max e16

Traduccion Micro 8088

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