Electrònica Digital DISSENY, SIMULACIÓ I MUNTATGE D’UN...

Electrònica Digital

DISSENY, SIMULACIÓ I MUNTATGE D’UN CIRCUIT SENZILL

Grup de classe: 1B Grup de treball Nº: Autors: David Arrufat Férriz (Estudiant de Treball Acadèmic Dirigit i de PFC) Francesc J. Sánchez Robert (Coordinador ED) Data: 16 de març de 2003

Disseny, simulació i muntatge d’un circuit senzill

2

Resum (abstract): Aquest projecte tracta el disseny d’un simple multiplexor MUX2 mitjançant portes lògiques. Es tracta d’un projecte amb valor acadèmic, on senzillament s’introduiran les eines de disseny de captura d’esquemàtics: OrCAD Capture, de simulació de circuits mixtes analògics i digitals: PSPICE, i el programari de realització de circuits impresos: OrCAD Layout. És clar que quan anem a dissenyar un circuit de valor comercial, un multiplexor es realitza usant un circuit integrat o un PLD. Taula de contingut: 1 Introducció i Especificacions .........................................................................3

1.1 Introducció................................................................................................................................ 3 1.2 Especificacions ......................................................................................................................... 4 1.3 Diagrama de blocs del projecte ................................................................................................ 4

2 Disseny del sistema..........................................................................................5 2.1 Bloc 1: Multiplexor ................................................................................................................. 5 2.1.1 Esquema del bloc o mòdul (entity) ...................................................................................... 5 2.1.2 Aplicació de mètodes de classe per a dissenyar el sistema combinacional.......................... 5 2.1.3 Esquema elèctric del bloc dissenyat .................................................................................... 6 2.1.4 Simulació SPICE o altres (opcional) ................................................................................... 6 2.1.5 Esquema elèctric del bloc dissenyat .................................................................................... 8 2.1.6 Realització de la placa de circuit imprès amb OrCAD Layout : .......................................... 9

3 Conclusions, bibliografia i Presentació .......................................................11 3.1 Conclusions ............................................................................................................................ 11 3.2 Bibliografia............................................................................................................................. 11 3.3 Presentació.............................................................................................................................. 12

1 Introducció i especificacions

3

1 Introducció i Especificacions

1.1 Introducció

Fig. 1.1-1 Seqüència de disseny d’un circuit senzill


4

Fig. 1.1-2 Informació bàsica sobre multiplexors

1.2 Especificacions

Aquí hi haurà una llista d’especificacions del producte a dissenyar. Per exemple:

• Alimentació a 5 V • Multiplexor amb 2 entrades(X0 X1), 1 sortida(Y), selector (SEL) i habilitació (E_L) • En placa de circuit imprès a doble cara • Connectable a proto-board per tira-pin

1.3 Diagrama de blocs del projecte

Fig. 1.3-1 Diagrama de blocs del multiplexor

2 Disseny del sistema

5


2.1 Bloc 1: Multiplexor

2.1.1 Esquema del bloc o mòdul (entity)

Fig. 2.1-1 Diagrama de blocs del circuit a dissenyar

2.1.2 Aplicació de mètodes de classe per a dissenyar el sistema combinacional

Primer fem la taula de la veritat del sistema per treure’n les equacions mitjançant Karnaugh:

SEL E_L X1 X0 Y X1 | X0 SEL | E_L

00 01 11 10

0 0 0 0 0 00 0 1 1 0 0 0 0 1 1 01 0 0 0 0 0 0 1 0 0 11 0 0 0 0 0 0 1 1 1 10 0 0 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0

Això ens dóna com a resultat:

Y= SEL′ . E_L′ . X0 + SEL . E_L′ . X1 =

= E_L′ ( SEL′ . X0 + SEL . X1 )

1 1 1 1 0


6

2.1.3 Esquema elèctric del bloc dissenyat

Ara que ja tenim l’equació de sortida Y = E_L′ ( SEL′ . X0 + SEL . X1 ), podem fer-ne la implementació teòrica:

X0

X1Y

SEL

E_L

Fig. 2.1-2 Circuit dissenyat

2.1.4 Simulació SPICE o altres (opcional)

Es tracta de simular un simple multiplexor de dues entrades tal com el representat a la Fig. 2.1-3 construït amb xips convencionals de portes lògiques.

U3A

7432

1

23

LO

X1

U2A

7411

1122

13HI

E_L

HI

LO U1B7404

34

U1A

7404

1 2

SEL

U2B

7411

364

5

Y

X0

Fig. 2.1-3 Circuit MUX2_V1: Multiplexor de dos canals

Aquesta és la primera simulació. L’objectiu és verificar que l’entorn de treball funciona, que la biblioteca de components i models és accessible i que el programa PROBE arranca per a presentar el resultat de la simulació. Les entrades s’exciten directament amb una combinació de nivells lògics. Anàlisi transitori des de t = 0 s fins a t = 10s. Amb E_L = 0, SEL = 1, passa a la sortida el senyal que hi ha a l’entrada X1.

TimeTime0s 5s 10s

YX0X1

SELE_L

Fig. 2.1-4 Representació amb cronograma de la simulació


7

Ara bé, sempre és millor verificar que el circuit funciona amb totes les combinacions possibles. Per a aconseguir-ho cal excitar el circuit a través d’un fitxer on hi hem escrit prèviament les combinacions que interessa provar: MUX_V2.stm. El símbol que cal posar a l’esquemàtic és el “FileStim1” de la biblioteca SOURCE.olb.

X1F1IN4

X1

U1B7404

34

SEL

U2A

7411

1122

13

U1A

7404

1 2

U2B

7411

364

5

E_L

Y

F1IN2

SEL

F1Part Reference = IN1

SIGNAME = E_L

FILENAME = MUX2_V2.stm

U3A

7432

1

23

X0F1IN3

X0

Fig. 2.1-5 Circuit MUX2_V2: Circuit amb fitxer de vectors de test

El fitxer MUX_V2.stm de prova que es representa a la Taula 2.1-1 té definides les 4 senyals en uns temps determinats:

E_L SEL X0 X1 ; Els senyals es defineixen a la primera línia ; Línia de text en blanc obligatòria 0s 1 0 0 0 ; Per t = 1s s'habilita la sortida 1s 0 0 0 0 2s 0 0 1 0 3s 0 0 0 0 4s 0 1 0 0 5s 0 1 0 1 6s 0 1 1 0 8s 1 1 1 1 ; Per t = 8s es deshabilita la sortida

Taula 2.1-1 El fitxer de text MUX2_V2.stm que conté els vectors de test per a diferents instants de temps i comentaris inserits en cada línia a partir del símbol “;”

TimeTime0s 5s 10s

YX0X1

SELE_L

Fig. 2.1-6 Cronograma amb totes la taula de veritat simulada


8

2.1.5 Esquema elèctric del bloc dissenyat

Selecció de xips comercials S’usa un xip 7408 AND2 per a fer portes AND3.

E_L

X0

F1Part Ref erence = IN1

SIGNAME = E_L

FILENAME = .\f itxers_test\PR1.stm

U3A

7432

1

23F1

IN2SEL Y

F1IN4

X1 U2C

7408

9

108

SEL

U2B

7408

4

56

F1IN3

X0

U2D

7408

12

1311

U1A

7404

1 2

X1

U1B

7404

3 4

U2A

7408

1

23

Fig. 7 Modificació del circuit dissenyat per a poder realitzar la placa de circuit imprès amb components comercials

Preparació per l’OrCAD Layout

Fig. 8 Esquema d’OrCAD Capture preparat per a realitzar el net-list per l’OrCAD Layout

Llistat de materials Extret del ‘BILL of MATERIALS’ generat per l’OrCAD a partir del disseny. Item Quantity Reference Part Foot_Print Integrado1 1 C1 10uF RC300\1502 1 C2 100nF RC300\1503 1 C3 100nF RC300\1504 1 C4 100nF RC200\4005 1 D1 1N754 AC100/1006 1 JP1 Senyals SIP/TM/L.800/87 1 R1 1.2k AC400/1008 1 U1 7404 DIP14 74ls049 1 U2 7408 DIP14 74ls0810 1 U3 7432 DIP14 74ls32


9

Simulació addicional del disseny final Per fer la simulació amb Pspice haurem de generar o agafar un fitxer d’estímuls (*.stm) que indicarà el patró de senyals d’entrada que induirem al circuit (Cronograma superior) per tal de veure el funcionament a la sortida.

Interval de 0 a 2 segons:

A la sortida (Y)tenim ‘0’, ja que o bé l’Enable (E_L) està a ‘1’ (Deshabilitat), o bé el tenim a ‘0’ (habilitat) però a les entrades hi ha ‘0’, que serà el que representarem a la sortida.


A l’entrada de selecció tenim ‘0’ y a l’entrada E_L ‘0’, així que en aquest cas mirarem el canal d’entrada X0 y serà el que posarem a la sortida Y, com podem veure.

Interval de 4 a 6 segons i interval de 6 a 8 segons:

A l’entrada de selecció tenim ‘1’ y a l’entrada E_L ‘0’, així que en aquest cas mirarem el canal d’entrada X1 y serà el que posarem a la sortida Y, com podem veure.


A l’entrada de selecció tenim ‘1’ però a l’entrada E_L hi ha ‘1’, així que en aquest cas, tindrem un ‘0’ a la sortida tinguem el que tinguem a les entrades.

Generarem el fitxer net-list => MNL que ens servirà per dissenyar la placa.

2.1.6 Realització de la placa de circuit imprès amb OrCAD Layout :

Creem un nou arxiu, busquem el ‘2BET_SMT.TCH’ que ens indicarà el format, i després carreguem el fitxer de net-list que hem generat, amb extensió .MNL, en el nostre cas PA_CALC_PR1.MNL. Després li indiquem amb quin nom guardarà el nou projecte de Layout, que tindrà extensió .MAX

Ara tenim tots els components ficats de qualsevol manera tots a la mateixa coordenada. Només ens resta ordenar-los (placement) de la forma que més ens convingui (quan seleccionem un component, amb la tecla ‘r’ la rotem), i començar a dibuixar les pistes a partir de les connexions que ja ens surten. Es pot fer de 2 maneres:

- Autoroute: Al menú AUTO => AUTOROUTE => BOARD, això fa que el programa busqui automàticament possibles distribucions de les pistes, amb les limitacions que li haguem imposat

- Routing manual: Nosaltres anem agafant cadascuna de les connexions i les fixem manualment, haurem de vigilar les limitacions.


10

Abans d’això necessitarem més coses: - Limitació del nombre de capes de que disposem: TOOL => LAYER => SELECT FROM

SPREADSHEET i aquí canviem les capes que no volem que estiguin activades a LAYER TYPE han de canviar de ROUTING a UNUSED (les capes IN1 i IN2 normalment), en el nostre cas només queden 2 capes amb routing => TOP i BOTTOM.

- Treure la visualització de la capa d’informació dels components per a més comoditat.

OPTIONS => COLORS i desactivem el color de la capa ASYTOP prement ‘ – ‘ a sobre.

- Canviar el gruix de les pistes a TOOL => NET => SELECT FROM SPREADSHEET. Premem ESC i agafem les connexions que vulguem canviar (en aquest cas, totes) i canviem les propietats (botó dret => propietats) i li posem els valors mínim, comú i màxim de gruix de pistes. Un valor normal seria 19, 20, 21.

La millor solució per traçar les pistes, és en aquest cas fer primer manualment l’alimentació, que s’utilitza com a protecció, assegurant-se que cada condensador queda en paral·lel al seu integrat corresponent, després a la resta li fem un AUTO-ROUTE i les pistes que no ens agradin, les canviem manualment. Es pitja el botó de ‘ADD/EDIT ROUTE MODE’ i s’agafa la pista a modificar i refem a mà: amb ‘d’ l’esborrem, amb ‘f’ es traça com està, amb ‘w’ canviem el gruix, ‘x’ canvia l’extrem actiu, ‘i’ apropa el zoom i ‘o’ l’allunya). El resultat final ha estat:

Fig. 9 Vista de la capa silk on hi ha el dibuix dels components sobre la placa (placement)

a) b)

Fig. 10 Vista de la cara de a) de components i b) soldadures

Fig. 11 Fotografia del producte dissenyat

3 Conclusions, Bibliografia i Presentació

11

3 Conclusions, bibliografia i Presentació

3.1 Conclusions

S’ha realitzat una placa de prova per demostrar les possibilitats del programa OrCAD. Disseny amb les eines i les transparències d’ED, introducció d’esquemàtics amb CAPTURE, simulació d’un circuit digital i analògic (l’alimentació) en PSPICE, i realització del disseny del circuit imprès amb LAYOUT 3.2 Bibliografia

[1] Floyd, T.L., “Fundamentos de sistemas digitales,” 7a edició, Prentice Hall, 2001 [2] Wakerly, J. F., "Digital Design. Principles and Practices,” Prentice Hall, 2000 [3] Manual de l’OrCAD. Disponible gratuïtament en format pdf [4] Pàgina web OrCAD: www.orcad.com


12

3.3 Presentació

Heu de realitzar entre 3 i 6 transparències a partir de les figures, gràfiques i text de la memòria que heu redactat. En la presentació han de participar tots els membres del grup.

Electrònica Digital DISSENY, SIMULACIÓ I MUNTATGE D’UN...

Documents

Transcript of Electrònica Digital DISSENY, SIMULACIÓ I MUNTATGE D’UN...