Universidad Nacional de Ingeniera

Keller Josu Jiron Ruiz. 2013-61421Jonathan Efran Fuentes. 2013-61128

Laboratorio N.2de FPGA (Electrnica Digital I)Profesor: Ing. Carlos Ortega Huembes.3T2-Eo

Objetivo

Comprender la estructura de mdulos en el lenguaje VHDL y la forma de conexin hacia otros mdulos mediante un ejemplo de lgica combinacional. Medios a utilizar

Por cada prctica y por cada puesto de laboratorio, los materiales a utilizar es:CantidadDescripcin

1Computadora

1Tarjeta de desarrollo Basys2 Digilent

1Software Xilinx ISE Webpackv14.7

Introduccin

En VHDL un sistema digital est compuesto por la interconexin de un conjunto de mdulos. Estos son unidades lgicas donde se puede especificar la descripcin de un circuito digital, sea sencillo o complejo, de tal manera que puedan utilizarse para construir diseos de mayor complejidad, creando lo que se denomina un diseo con jerarqua. En esta prctica aprenderemos la estructura bsica de un mdulo y la forma en cmo se conecta a otros mdulos.

Actividades previas Tabla de verdad del mdulo ANDOR (Figura 1). ABCF

0000

0011

0100

0111

1000

1011

1101

1111

Desarrollo de la prcticaCrear un nuevo proyecto ISE

En esta prctica vamos a crear un mdulo llamado ANDOR con tres entradas (A, B y C) y una salida (F), despus usaremos dos veces este mismo mdulo en otro mdulo superior llamado LOGIC.Importante: Seguir las instrucciones del laboratorio 1 para crear un nuevo proyecto en ISE. 1. U1U2Cerrar cualquier proyecto que est abierto y crear un proyecto nuevo llamado ANDOR. El mdulo debe tener 3 entradas (A, B, C) y una salida (F).

Figura 1. Diagrama de los mdulos ANDOR y LOGIC.

2. Contenido del archivo ANDOR mostrado a continuacin:entity ANDOR isport(A:in std_logic;B:in std_logic;C:in std_logic;F:out std_logic);end ANDOR;architecture Behavioral of ANDOR isbeginF ,B => ,C => ,F =>);11. El cdigo anterior se insertar en el archivo LOGIC quedando de la siguiente manera:entity LOGIC is Port ( J : in STD_LOGIC;K : in STD_LOGIC;L : in STD_LOGIC;M : in STD_LOGIC;N : in STD_LOGIC;P : out STD_LOGIC;Q : out STD_LOGIC);end LOGIC;

architecture Behavioral of LOGIC isCOMPONENT ANDORPORT(

Componente del Archivo ANDORA : IN std_logic;B : IN std_logic;C : IN std_logic; F : OUT std_logic);END COMPONENT;signal F1 : std_logic;begin

U1: ANDOR PORT MAP(A => J,B => K,C => L,

Instancias del Archivo ANDOR para generar el bloque finalF => F1);U2: ANDOR PORT MAP(A => F1,B => M,C => N,F => Q);P a,b => b,cout => cout,s => s ); -- Clockprocessdefinitions-- _process :process-- begin--