INFORME SEGUNDA PRÁCTICA

UNIVERSIDAD DEL CAUCA

Ingeniería electrónica y telecomunicaciones

Laboratorio 2 de digitales Segundo Periodo de 2012

INFORME SEGUNDA PRÁCTICA

INTEGRANTES:

JUAN DAVID LARA

CESAR ANDRES SANDOVAL.

JESUS EDUARDO FLORES QUINAYAS

PRESENTADO A:

INGENIERO FERNANDO A.URBANO M.

CIRCUITOS DIGITALES I

INGENIERÍA ELECTRÓNICA Y TELECOMUNICACIONES

FIET


2012




TABLA DE CONTENIDO

1. INTRODUCCIÓN………………………………………………………………………………………… 4

2. OBJETIVOS……………………………………………………………………………………………….. 8

3. DISEÑOS…………………………………………….……………………………………………..………21

Punto 1………………………………………………………………………………………………………. 10

Punto 2………………………………………………………………………………………………………. 16

Punto 3………………………………………………………………………………………………………. 23

7. CONCLUSIONES……………………………………………………………………………..…………. 42

8. REFERENCIAS………………………………………………………………………………..………… 43




1. INTRODUCCION.

A continuación presentamos la segunda práctica del laboratorio la cual está dividida en tres

partes:

Durante el laboratorio se implementaron tres puntos, el primero se refería a un contador de

votos, en el cual se diseñó un sistema de 4 bits que muestra la cantidad de accionistas que votan a

favor de una propuesta en una empresa. Este sistema será implementado utilizando circuitos

lógicos MSI, para este caso se usaron Multiplexores 4 a 1 con dos líneas de selección.

En el segundo punto del laboratorio se implemento un sumador restador, de 8 bits de entrada,

este fue realizado a través de circuitos half adder y full adder, los cuales fueron desarrollados

durante el curso, este contaba con una línea de selección la cual nos decía si este debía realizar la

operación suma o la operación resta, además este circuito requería el uso de registros de entrada

paralela y salida paralela, realizados a través de flip flop tipo D. las salidas fueron interpretadas

con el decodificador diseñado en la práctica pasada, la dificultad de este punto radicaba en la resta

ya que esta debía hacerse a través del complemento A2.

Para el tercer punto, se diseño un comparador de magnitudes de dos números A y B, el cual nos

debía interpretar si las entradas de 8 bits eran iguales, mayores, o menores que que el otro

número a colocar. Dado que las entradas de cada numero eran de 8 bits, implementamos de

nuevo Registros. Para averiguar si el numero A era igual a el numero B, se basaba en el simple

funcionamiento de la compuerta XNOR, pero para interpretar si un numero era mayor que otro

era indispensable, observar el funcionamiento de niveles de comparación bajo, como la

comparación de dos números de un bit, de dos bits, o de tres bits, el cual nos ayudaría a entender

el proceso a seguir.




2. OBJETIVOS.

El objetivo de nuestro trabajo es comprender y diseñar los circuitos que se nos proponen,

poder implementarlos y observar su funcionamiento, adquirir destrezas para dar solución

a cualquier problema por medio de los circuitos digitales.

OBJETIVOS ESPECIFICOS:

Implementar un circuito combinacional utilizando circuitos lógicos MSI que cumpla

con el requerimiento de un problema real.

Realizar circuitos que nos permitan comparar dos caracteres.

Implementar un sumador restador de 8 bits que nos permita visualizar el

funcionamiento real de este en los circuitos digitales.

Aplicar los conocimientos hasta ahora adquiridos en las clases.

Aplicar el conocimiento de registros en los sistemas.

Entender cómo funciona la FPGA y su importancia para poder desplegar los

resultados.

Comprender el diseño y simular en quartus de altera es muy importante para

poder obtener los resultados correctos.




3 DISEÑOS.

1. CONTADOR DE VOTOS

IMPLEMENTACION.

Según el requerimiento la empresa tiene 10 acciones repartidas entre cuatro personas así: El Sr. W

tiene 1 acción, el Sr. X tiene 2 acciones, el Sr. Y tiene 3 acciones y el Sr. Z tiene 4 acciones. El

número de entradas del circuito diseñado es 4, igual al número de accionistas de la empresa, así,

las entradas son del bit más significativo al menos significativo: Z, Y, X, y W.

Cada accionista tiene un interruptor para votar a favor o en contra de una propuesta, el sistema

diseñado muestra la suma de las acciones de los titulares que votaron a favor de alguna

propuesta. Además, si todos los accionistas votan a favor, el sistema muestra un cero; y si ningún

accionista vota a favor, el sistema no muestra nada.

Para abordar el problema se procedió en primera medida a realizar una tabla de verdad. Los

valores altos y bajos para las variables de entrada se asignaron así:

Z=1 si el titular Z vota a favor y Z=0 si vota en contra.

Y=1 si el titular Y vota a favor y Y=0 si vota en contra.

X=1 si el titular X vota a favor y X=0 si vota en contra.

W=1 si el titular W vota a favor y W=0 si vota en contra.

Para determinar las funciones de salida se observa que el resultado más grande posible es 10012 (9

en decimal), no es 10102 (10 en decimal) debido a que si todos los accionistas votan a favor el

sistema no muestra nada. Debido a esto se considera que 4 funciones de salida son suficientes

para mostrar todos los resultados en binario. Además, siguiendo el requerimiento del problema,

se uso un decodificador Binario a BCD, para hacer más práctico el posterior desplegué en la FPGA.

Este decodificador ya se diseñó en el laboratorio anterior y por ello solo fue necesario adaptar el

bloque funcional que se obtuvo en esa ocasión (más adelante se explica en más detalle).




TABLA DE VERDAD.

Habiendo identificado las variables de entrada y salida, se procede a realizar la tabla de verdad

teniendo en cuenta los requerimientos del diseño. En la tabla se identifican las variables de

entrada Z, Y, X, y W y las funciones de salida de la más significativa a la menos significativa F3, F2,

F1 y F0 que forman el número binario que corresponde a la suma de las acciones que voten a favor.

A continuación la tabla de verdad obtenida:

Z Y X W F3 F2 F1 F0

0 0 0 0 1 0 1 0

0 0 0 1 0 0 0 1

0 0 1 0 0 0 1 0

0 0 1 1 0 0 1 1

0 1 0 0 0 0 1 1

0 1 0 1 0 1 0 0

0 1 1 0 0 1 0 1

0 1 1 1 0 1 1 0

1 0 0 0 0 1 0 0

1 0 0 1 0 1 0 1

1 0 1 0 0 1 1 0

1 0 1 1 0 1 1 1

1 1 0 0 0 1 1 1

1 1 0 1 1 0 0 0

1 1 1 0 1 0 0 1

1 1 1 1 0 0 0 0




Se observa además en la tabla que para la entrada 00002, se tiene la salida 10102 (10 en el sistema

decimal), esto con el fin de que el decodificador no muestre nada en el display de la FPGA, esto se

debe a que el decodificador solo muestra en el display números entre el 0 y el 9 (BCD).

DISEÑO CON MULTIPLEXOR.

Luego de obtener la tabla de verdad, se procedió a realizar el diseño del circuito usando

multiplexores, siguiendo objetivo de este numeral que es el uso de los multiplexores en un

problema real. Se decidió usar 4 Multiplexores (de acuerdo al número de funciones de salidas). Los

multiplexores que se usaron son MUX 4 a 1 que tienen cuatro entradas, dos líneas de selección y

una salida. Como se muestra en el siguiente bloque funcional:

El MUX 4 a 1 se montó en el software Quartus II de ALTERA siguiendo el diseño típico para este, el

cual se muestra a continuación:




Como las entradas Z y Y son más significativas que X y W, siendo Z el bit más significativo, son las

entradas que son conectadas a las líneas de selección de los multiplexores. Luego siguiendo la

tabla de verdad se llegó a las expresiones booleanas para las entradas X y W que fueron

conectadas a las entradas del MUX.

En la siguiente tabla son mostradas las expresiones booleanas para los MUX:




CIRCUITO LOGICO OBTENIDO.

Siguiendo las anteriores expresiones se obtuvo el siguiente circuito, para el diseño se usaron para

4 compuertas NOT, una compuerta OR, una compuerta NOR y una compuerta XOR. Además los 4

MUX 4 a 1 que ya se mencionaron. El circuito a continuación:

Luego de obtener el diseño se montó y en la herramienta de ALTERA Quartus II en su versión 11.0.

Una vez montado se procedió a compilar, esta es la compilación de este software para el circuito:




Como se observa, la compilación fue exitosa y se por tanto se procedió a crear el bloque funcional

para este circuito y agregar el bloque decodificador de binario a BCD que se diseñó en el

laboratorio anterior, esto con el fin de que en la FPGA, sea más amigable el despliegue debido a

que se verán en el Display números decimales en vez de binarios.

Aquí se muestran los bloques funcionales correspondientes al circuito diseñado (llamado Contador

de Votos) y el Decodificador de binario a BCD, se observa que la línea de selección está conectada

a tierra, esto para seleccionar el modo BCD:

Se observa que la línea habilitadora del Decodificador está a tierra puesto que este funciona

cuando la línea habilitadora es 0. Además la entrada S del decodificador está a Vcc debido a que




este decodificador está diseñado para que si S=1, codifique de Binario a BCD, y si S=0, codifique de

binario a Hexadecimal. Para este numeral es claro que se necesita la codificación a BCD.

Luego de montar el decodificador se procede a simular el circuito en la herramienta Qsim de

ALTERA, a continuación se muestran los resultados de dicha simulación:

Se observa que para la primera combinación (0000), correspondiente a que ningún titular votó a favor, ninguno de los segmentos del Display se enciende, puesto que todos están en cero. También se puede observar por ejemplo que para la última combinación (0101) correspondiente a que Y (3 acciones) y W (1 acción) votaron a favor, el display enciende los segmentos B, C, F y G (0110011) que corresponde al número 4, que en efecto el resultado de la suma de las acciones de Y y W. Recordemos que los segmentos se nombran de la siguiente forma:

Como última medida se realizó la respectiva asignación de pines para ver el despliegue en la FPGA,

donde se pudo comprobar el correcto funcionamiento del circuito.




2. SUMADOR RESTADOR DE 8 BITS.

Para el diseño del sumador restador de 8 bits se va hacer uso de sumadores completos (full

hadder), empezando desde lo más básico, hasta llegar al diseño final para mostrar el resultado en

la tarjeta altium designer (FPGA) (display de 7 segmentos). Se va a utilizar un solo circuito que

realice la suma y el mismo circuito haga la resta dependiendo de una línea de selección que me

permita escoger la operación a realizar, cuando selecciono la suma en el circuito el resultado va

hacer un numero binario de 8 bits o de 9 bits si se genera el acarreo, para el caso de la resta pasa

igualmente pero dado que vamos a utilizar el mismo circuito para realizar la resta, según las

propiedades del complemento A2 la resta la puedo implementar como una suma A+ +1, cuando

el numero A (minuendo) es mayor que el número B (sustraendo) se genera el numero normal

pero con un bit 1 en el acarreo(bit más significativo), cuando el numero A es menor que B el

número que se me genera es negativo en tal caso no se me presenta acarreo y el resultado va a

ser menos el complemento A2 del numero en cuestión, hay que tener en cuenta este

complemento pues en la FPGA se va a mostrar, para el caso del numero negativo el numero con su

respectivo signo y no el complemento para lograr esto se hace uso de multiplexores. A

continuación se detalla paso a paso el diseño del sumador restador.

Primero que todo iniciamos con la tabla de verdad para la suma de dos números de un bit:

Cint A B Cout s

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

Con la tabla de verdad sacamos las expresiones para Cout (acarreo de salida) y para S (la suma).

Empec emos con Cout sacando los minterminos:

Cout= AB + Cint B + Cint A + Cint AB

Cout= A ( B + Cint ) + B Cint

Cout= A ( Cint ⊕ B) + B Cint

Ahora saquemos la expresion para s:

S= B + A + Cint + Cint AB




S= ( B + Cint ) + A + Cint AB

S= (Cint ⊕ B) + A( ⊕ )

S= A ⊕ Cint ⊕ B

Una vez que se tiene las expresiones para el acarreo Cout y las suma S se realiza el circito con las

respectivas compuertas, el circuito para el sumador completo queda finalmente como se muestra

en la figura 1.

una vez que tenemos el sumador completo para dos numero de un bit A y B como lo muestra la

imagen hacemos el bloque funcional del circuito, esto con el fin de poder usarlo para hacer un

sumador en cascada de 8 bits como se muestra en la figura 2.




Como lo muestra la figura 2 conectando cada bloque funcional al siguente se puede lograr un

sumador de N bits en este caso de 8 bits, en la figura cada acarreo de salida se conecta al acarreo

de la entrada del siguiente sumador, la operación matematica que realiza el circuto se muestra en

la parte superior de la imagen donde se suman los numero A y B que tienen ocho bits cada uno.

Nuestro siguiente paso en la realizacion del sumador- restador es implementar el circuto con la

ayuda del sumador de 8 bits que se acaba de realizar, primero que todo se hace el bloeque

funcional del sumador de 8 bits y luego con compuertas adicionales se impelmenta la resta y la

suma conectandolo de la forma adecuada, este metodo para optener la resta, como se menciono

anteriormente es la del complemento A2 esto quiere decir que una resta la puedo realizar como

una suma de dos bits y usando el acarreo de entrada acontinuacion se describe un ejemplo:

Se tienen dos numeros de 8 bits cada uno A= 00000111 y B=00000010

y los queremos restar A – B para ello usamos el complemento A2 anteriormente mencionado asi:

hacemos el complemento A2 de B:

11111101

+ 1

11111110

El numero binario que es el complemento A2 de se suma finalmente con A para obtener la

respuesta:

00000111

+ 11111110

100000101




La respuesta es 5 descartando el bit mas significativo, como se observa se pudo obtener la resta

apartir de una suma, para l caso de que el numero A sea mayor que el de B se hace el mismo

procedimiento pero en este caso no se produce un acarreo entonces se interpretara el resultado

como menos el complemento A2 de dicho numero.Una vez entendida la aritmetica de

complementos se implementa el circuito como lo muestra la figura 3. La suma y la resta van a

estar controladas por una linea de selección tal que cuando la selección vale 0 (cero ) el circuito

hace la operación de la suma, aquí no se presenta el acarreo y el numero B pasa al circuto

aritmetico. no es modificado B (funcionamiemto de la compuerta xor).Cuando la linea de

selección es 1 el circuto aritmetico realiza la resta haciendo uso del complemento como se ve en la

figura3, B entra al sumador con entradas complementadas y existe el acarreo, esos es justo lo que

queremos para que el circuito haga la operación deseada (funcionamiento de la compuerta xor),

ahora bien como se va a llevar a cabo la implementacion en la FPGA y ella solo dispones de 8 dip

switch y como la especificacion del problema lo plantea debemos hacer uso de registros, en

nuestro caso vamos a realizar registros de 8 bits, un registro de 8 bits para la entrada A y otro

registro de 8 bits para la entrada B la selección se implementa con un flip- flop tipo D. la figura4

muestra un regristro de 8 bits utilizado en nuestro caso para guardar las entradas A y B, cuando se

ingresa una entrada por ejemplo en B y se presenta un flanco de reloj inmediatamente se guarda

el numero listo para ser operado, esto implica que la entrada de reloj va a ser asignada en los

pulsadores de la FPGA ya que esta me genera flancos ascendentes o bien desendentes según

como se desee, similarmente para la entrada de selección se usa un flip-flop que va ha ir asignado

a otro pulsador diferente para guardar bien sea un 1 o un 0




La implementacion del sumador-restador ya esta lista, para verificar que el circuito hace las

operaciones aritmeticas correctamente se realiza la simulacion.

En la figura se puede observar la simulacion en hexadecimal, la linea superior es la representacion

de la linea de selección, en los primero tres semiperiodos se realiza la suma de los numeros y

despues se hace la resta para el caso en que la linea de selección este a uno, como se puede ver en

el caso de la suma no hay ningun problema se presenta normal, consideremos el caso de la resta,

cuando la resta da como resultado un numero positivo aparece un uno en el bit mas significativo

en tal caso se omite el uno y el resultado es el que queda, si la resta da como resultado un numero

negativo aparece un cero en el bit mas significativo este resultado se interpretara como menos el

complemento A2 de el numero en consideracion.

Nuestro siguiente objetivo es poder mostrar el resultado en los display de la FPGA tal cual son y

evitar mostrar el complemento, para lograr esto se ha diseñado un circuito adicional con

multiplexores para que en el caso en que se da el complemento volver a hacer nuevamente el

complemeto y haci obtener el resultado que se quiere (cabe aclarar que un numero

complementado dos veces da el numero inicial), en el la siguiente figura se muestra la

implementacion del circuito.




Como se ve en la figura la salida del sumador-restador es la nueva entrada del circuito, cuando la

linea de selección del multiplexor de 9 bits esta a cero me deja pasar la informacion que viene de

la suma y en tal caso no hay ningun inconveniente, cuando el mux tiene un cero en la linea de

selección me transmite ala salida la informacion que viene de la resta, ahora veamos como

funciona el siguiente tramo de circuito: se tiene un mux de 8 bits que va a recibir solo 8 entradas,

como se puede observar en la figura el bit mas significativo va a controlar la linea de selección de

este mux, en el caso de que el bit mas significativo valga uno, la informacion que hay ala salida del

mux va a ser las entrada sin complementrase el bit mas significativo tambien va a el acarreo qe

con un negador me da un cero, entonces no se presentara acarreo. Ahora bien si el bit mas

significativo de la resta es cero, el mux me entreaga ala salida las entradas pero complementadas

El acarreo en este caso llega al sumador con el valor de uno, la operación que se realiza es el

complemento que es justo lo que necesitamos, finalmente la salida del sumador de 8 bits va ir al

multiplexor final que me selecciona entre suma y resta. Para mostrar el signo se hace uso de una

compuerta and que va a ir ala linea de selección y otra ala salida del bit mas significativo para el

caso de la resta, este signo se va a mostrar en el display asignado al segmento G




Punto 3. Comparador

El comparador de 8 bits debe cumplir los siguientes requisitos:

i. A=B Entonces X=1

ii. A>B Entonces Z=1

iii. A<B Entonces Y=1

Para el diseño del circuito, se observa que este puede ser dividido en tres partes, es decir en tres

bloques de tal manera que sea más fácil su diseño. Además por facilidad de diseño decidimos

trabajar después del punto (i), el bloque que muestra cuando A>B.

i. Un numero A de 8 bits, es igual a un numero B de 8 bits, si y solo si cada bit,

organizado desde el más significativo, A7, A6, A5, A4, A3, A2, A1, A0, es igual a su

correspondiente en posición organizado de, la misma manera, es decir:

A0=B0 A1=B1 A2=B2 A3=B3 A4=B4 A5=B5 A6=B6 A7=B7

Solo si se cumplen cada una de estas igualdades, el numero A=B, por tanto debemos

encontrar una ecuación que cumpla con estas igualdades, para ello nos valemos de la

siguiente tabla de verdad (TABLA 3.1).

Esta tabla, es la misma de la compuerta XNOR, vista en clase, por lo

cual su función es:

⊕

Esta función es equivalente a cada una de las anteriores igualdades,

es decir:

⊕ , ⊕ ,…, ⊕

Además cada una de las igualdades se debe cumplir, entonces solo basta, multiplicar

cada una de sus equivalentes en ecuaciones para comprobar si un número A es igual a

un numero B, por tanto al multiplicando cada ecuación tenemos:

Visualizando el circuito en Tincad tenemos:

Tabla 3.1

A B X

0 0 1

0 1 0

1 0 0

1 1 1




Figura 3.1 circuito de X

ii. Para la implementación del circuito A>B debemos considerar cuando un numero A de

8 bits efectivamente es mayor que un numero B de 8 bits, si este número fuera de de

tan solo de un bit tenemos que la tabla de verdad quedaría:

La función resultante de dicha tabla es:

Tabla 3.2

A0 B0 W

0 0 0

0 1 0

1 0 1

1 1 0




Ahora para comparar dos números de dos bits tenemos que la tabla se hace cada vez

más amplia, por lo cual se nos hace conveniente seguir una lógica:

Tabla 3.3

A1 A0 B1 B0 Z

0 0 0 0 0

0 0 0 1 0

0 0 1 0 0

0 0 1 1 0

0 1 0 0 1

0 1 0 1 0

0 1 1 0 0

0 1 1 1 0

1 0 0 0 1

1 0 0 1 1

1 0 1 0 0

1 0 1 1 0

1 1 0 0 1

1 1 0 1 1

1 1 1 0 1

1 1 1 1 0

Esta tabla tiene como función: ⊕

Pero según el diseño anterior A1⊕B1 no es más que la función igualdad S1 por lo cual

la lógica aplicada para el caso es:

Ahora observamos la formula que nos da al diseñar para don números de 3 Bits.

⊕ ⊕ ⊕

Lo cual sigue una lógica:




En general vemos que el comparador sigue cierta logia la cual puede ser estudiada, la

formula general es:

−1 −2> −2+…+ = −1= −1… 1= 1 0= 0

Por lo cual la fórmula del comparador de 8 bits nos queda:

Donde Wn es es el circuito comparador de un solo bit, es decir para W7, Corresponde

Además Sn es igual a las respectivas xnor vistas para la función A=B. Para llegar a esta

fórmula tuvimos en cuenta el desarrollo de las mismas, es decir comparando

magnitudes de pares de dígitos, empezando del más significativo, además si estos dos

son iguales, se compara la siguiente posición, y así hasta que se puedan comparar dos

dígitos desiguales.

Creamos entonces 7 bloques tal que:

⊕

⊕

⊕

⊕

⊕

⊕

⊕

Por tanto la expresión nos queda:

Con esto podemos armar el circuito de manera más clara, con lo cual el circuito nos

queda:




Figura 3.3 Circuito de Z

iii. Para el circuito A<B, solo hace falta conectar donde esta A en B y viceversa, ya que

tenemos el circuito A>B solo cambiamos las entradas y nos queda B>A que es lo

mismo que A<B.

Figura 3.4 Circuito de Y




A continuación una tabla que nos puede ayudar a ver los resultados de la simulación:

Tabla 3.4

La simulación del circuito es la siguiente:

Figura 3.5 Simulación del circuito.

En ella podemos observar que cuando se pulsa Clk2 inmediatamente después El numero B se hace

mayor que A, y el igual se va hacia el número cero.

El circuito completo, reutilizando compuertas, utiliza 17 elementos lógicos, menor que el 1% de los

pines posibles, además de utilizar 19 pines.




CONCLUSIONES

El uso de registros es muy importante, especialmente registros en paralelo, son útiles

cuando no se dispone de un número considerable de dip switch.

No siempre la implementación de funciones se hacen a través de mapas de Karnaugh,

muchas veces es mejor interpretar el funcionamiento del circuito.

Se pueden generar pulsos de reloj con los pulsadores como entrada al reloj y guardar un

número binario de n bits según como se necesite.

Se trabajó con circuitos combinacionales tales como: multiplexores, sumadores,

comparadores para poder llevar a cabo cada requerimiento, y se notó como se pueden

usar de diferentes maneras para realizar un diseño, sin este tipo de circuitos los diseños

serían mucho más complejos y grandes en cuanto a costo.

Los circuitos aritméticos son usados en gran variedad de aplicaciones como lo fue por

ejemplo en el contador de votos y la comparación de números.

Adicionalmente a los circuitos combinacionales se trabajó con los flip-flop estos

dispositivos de memoria nos permitió más facilidad a la hora de hacer nuestros diseños




Bibliografia:

1. Diseño Digital Morris Mano 3er edicion.

2. Conferencias Fernando Aparicio.

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